问题标签 [cadence]
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cadence - 在不同的测试台上测试多个 Spice 模型
我是 cadence 的新手,我想知道是否有一种简单的方法来设置即 5 个测试台,我可以在其中指定一个香料模型列表以通过 5 个测试台运行?
我对任何解决方案持开放态度,目前正在研究两者ADE XL
,SKILL
并OCEAN
试图找出可能的解决方案。
python - 使用 Python 通过命令行与程序通信
我正在尝试创建一个 python 脚本,该脚本将允许与 Cadence Skill (命令行界面)进行一些接口。我希望将任何输出定向到外壳。我觉得这应该很简单,但我还不能让它工作。但是,我在Popen
命令行上看不到任何输出,并且我不确定communicate()
是否正确发送了命令。这是我到目前为止所拥有的:
在此先感谢您的帮助。
参考
tcl - Tcl 中的双冒号 ::
在某些EDA 工具的Tcl 脚本(即Cadence Enounter)中,double :: 有什么作用?
verilog - 我可以在 ncsim 或 modelsim 的切换/表达式覆盖计算中排除静态输入(绑定到特定值)吗?
我有一种情况,在整个模拟过程中,DUT 级别的一些输入都是静态的(绑定到一个值)。我的代码覆盖率降低了,因为这些输入永远不会看到任何切换(静态)。
有没有什么方法(工具特定或一些模拟参数)可以在计算代码覆盖率时排除这些输入?
我知道,我可以使用覆盖控制文件并指定在那里取消选择模块/实例。但是我可以让工具/代码识别静态输入并自动忽略它吗?
欢迎专家意见。
verilog - cadence netlister si 可以生成扁平的verilog 网表吗?
我有一个带有层次结构的节奏示意图。我能够在命令行以批处理模式运行 si 网表以生成分层的 verilog 网表。我想知道是否有人知道是否有可能产生一个平面的verilog网表。我尝试了各种选择,但似乎无法让它发挥作用。谷歌上的搜索似乎对这是否可能给出了不同的意见。
我用于分层运行的 si.env 文件如下:
老实说,我不知道其中许多选项的作用。我可能已经定义了我不需要的东西。我真的只是想把它列入网表......不需要任何模拟设置。
谷歌搜索显示我需要在某些地方设置 fnl* 而不是 hnl*,但对于让这个平面网表正常工作的方法并没有真正具体说明。
想知道是否有人有这方面的经验并且能够使平面verilog网表正常工作。
谢谢!
cadence - A yellow icon appears at toggle of signal in ncsim. Cant make out what is it?
I can see a yellow icon appearing at the toggle of a signal in my simulations. The icon shows a square wave like image. I tried to look up for an explanation, closest enough was "zero pulse width" but I am still unsure. No documentation explains what it is exactly and what causes it. Its not causing me any problem but I am just curious. Does anyone have any idea ?
verilog - 如何使用 Questasim 进行 linting?
我使用的是 Cadence 的 linting 工具 HAL。现在我必须使用 Questasim。但我不知道我可以用于 linting 的工具或开关。
- Mentor(Questaism)是否有任何工具,例如 Cadence 的 HAL(HAL 是仅用于 linting 的单独工具)。
或者
- 我必须使用任何开关来启用 Questasim 以使用这些“Vlog | Vopt| Vsim| Qverilog”中的任何一个进行 linting。
layout - 在 Cadence Virtuoso 中使用 Layout XL 自动放置引脚?
我有一个大的混合信号设计,有 363 个引脚。Layout XL 知道引脚的位置(绿线将每个引脚与其正确位置连接起来,而我正在拖动它)。
我的问题是:我怎样才能避免花一周时间做如此乏味的活动并让大头针自动放置?我一直都是手动做的,但这次设计太大了。必须有一种方法来运行脚本或从某个菜单发出命令,以节省时间和精力。
verilog - 如何使用ncelab的SNAPSHOT?
现在我正在尝试使用cadence的ncelab快照功能。我发现了一些关于 SNAPSHOT 的特殊功能,所以我尝试了很多。但我不能使用快照。
那么你能告诉我关于 ncelab of cadence 的 SNAPSHOT 的用法吗?
我的verilog代码如下。
先谢谢了。
verilog - 区分和扩展嵌套在定义宏中的文本宏
我想MYTYPE
使用文本宏定义一个参数,其值由文本宏传递,例如
接着
但是值是由其他文本宏定义的那些混合的,例如
def
除非在indefine MY_FEATURE
中添加指令点,否则后一种情况将不起作用。
我需要区分这两种不同的情况并自动扩展宏 - 只有当它被定义时,所以我想出了这段代码,但我得到了错误。
上面的代码有效并给出了一个1
作为输出。但是,如果我写
因为对于其他情况,我需要为参数分配一个实际数字,那么我会得到
我想要的结果被MYTYPE
分配为 10。有什么办法可以做到这一点?谢谢。
代码可以在这里找到 http://www.edaplayground.com/x/6Jha