uvm - 使用 Questasim 进行验证

Question

我正在尝试在 Questasim 中验证我的设计，并且该设计采用 VHDL。我正在使用 Makefile。命令是

vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB)

它正在调用 VHDL 编译器，但不显示 master_driver 信号。
任何人都可以告诉解决方案吗？

Answer 1

我有一个解决方案，但我不知道它是否是一个完美的解决方案。我的问题的解决方案是将SV和VHDL代码分成两个不同的文件夹并分别编译。但工作文件夹应该相同。