问题标签 [intel-fpga]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vhdl - vhdl 中从 numeric_std unsigned 到 std_logic_vector 的转换
我有一个与从 numeric_std 转换为 std_logic_vector 相关的问题。我正在使用我在网上看到的移动平均滤波器代码并过滤我的 ADC 值以稳定这些值。
过滤器包代码为：
在我的顶级文件中，我调用了 MAF_filter 过程。
adc_dat 定义为：
我想将 MAF_Filter 的输出转换为 std_logic_vector (23 down to 0)。谁能告诉我如何将过滤器输出“y”转换为“std_logic_vector”？
非常感谢！
verilog - 尝试在 Verilog 中实现闹钟，我的时钟工作但我的闹钟没有
我实现了时钟模块，它工作。但是，后来我尝试向它添加警报功能，代码就坏了。现在我不知道它有什么问题！
我真的很感激这方面的一些帮助，因为我无法实现这一点，而且这是明天到期的家庭作业。
simulation - 在 Quartus 13 上仿真 VHDL 文件
在过去的几天里，Altera Quartus 13 中的“运行功能仿真”选项（在波形部分）（我在 Ubuntu 11.10 中使用）运行良好，但从昨天开始，它突然不工作了。当我单击该选项时，它会打开一个灰色的小矩形，因此它会消失。换句话说，模拟不起作用。有谁知道如何解决这个问题？
最好的问候，伊纳西奥。
verilog - 如何使用 Counter for Synthesis 在 Verilog 中生成延迟并在 Always 块内调用？
我想使用计数器产生延迟，实际上在这里我使用计数器在每个 1 位传输后产生延迟，以便更好地理解 SPI（串行）LCD 与它连接的 fpga 引脚的外部。因此，我创建了一个移位寄存器，它先移位 1 位，然后给出延迟，然后是下一位（位延迟位延迟 ..）。
这是我的计数器代码：
朋友，但问题是我不知道如何在内部启用/启动计数器always block我的意思是我不知道如何在我们想要始终在内部产生延迟的行开始/启用计数器。
现在这是我想在特定行中产生延迟的顶级模块的代码--->>
必须注意的是，朋友们我对其进行了编辑，以便专注于错误点....所以如果您在某个地方发现语法错误，请忽略它，但请帮助我并给出一些建议以在 Toppest 模块上产生延迟通过给出 enb=1'b1 ........
linux - 在linux arm目标上运行应用程序时“没有这样的文件或目录”
我有一个开发套件（Altera Cyclon V，Cortex A9），我正在尝试在其上运行一个简单的应用程序。我正在使用 cygwin 为 ARM Linux 交叉编译我的代码（使用 soureforge toolchain for Linux）。
脚步 ：
- 在 cygwin 中构建：arm-linux-gcc dd.c -s -mcpu=cortex-a9 -s -o ddb
- 将 ddb 复制到目标并 chmod a+x
- 运行它给了我 "./ddb: No such file or directory" 。可能 lib\tools 之间不匹配，但我是 Linux 新手（来自 QNX）。
目标正在运行：
我的应用程序的文件数据：
在 target 上运行的示例 hello_world 的文件数据：
我可以看到正在使用不同的 DLL（ 2.6.31 vs 2.6.33 ）。
我该如何解决这个问题？
testing - 使用 Altera Quartus 运行自动化测试
我在 QuartusII 中有一个 FPGA 设计，以及一个具有一些备用容量的持续集成服务器。
现在我想为我的 FPGA 设计构建一个测试套件，其中输入信号由专用组件生成，输出信号根据预期行为进行检查。
有没有办法从批处理文件以非交互方式运行模拟，以便可以在日志文件中收集警告？
vhdl - VHDL 错误 错误 (10822): 无法实现分配寄存器
我尝试实现一个具有异步预设和清除的 JK 触发器，时钟上具有正沿逻辑。
我从 Altera Quartus II 收到以下错误：
错误 (10822)：JK_FF_PE_D1.vhd(52) 处的 HDL 错误：无法在此时钟沿实现分配寄存器
错误：无法详细说明顶级用户层次结构
我没有看到错误...我将非常感谢您的提示或建议。
先感谢您！
verilog - Verilog HDL 中的 HTTP 请求
我想使用 Altera D2-115 使用 Verilog HDL 发送 HTTP 请求我正在使用烟雾探测器和 IR 断路器电路实现安全系统，如果发生警报，系统应该发送 HTTP 请求以发送电子邮件。
vhdl - 在 Altera Quartus 中为 Cyclone II 读取第一个同步 RAM
有没有一种简单的方法可以为 Altera Cyclone II 制作先读后写逻辑的推断同步 RAM？
我需要这个来在我的 RAM 驱动程序中实现取消选项。
我正在考虑一些状态机，它首先读取内存并在 DFF 中记住它，然后写入它，但老实说，我什至不知道如何开始编写它。也许有更简单的解决方案？
vhdl - Vhdl 代码无法像在模拟中那样工作
我写了一个代码，它是一个 Ram。它在模拟中效果很好，但是当我在我的 Altera DE-0 板上尝试时，它无法正常工作。我使用 8 个开关作为“data_i”，1 个开关作为“New_data”，8 个 LED 作为“data_o”，2 个 LED 作为“错误”，3 个按钮作为“重置”、“开始”、“发送_结束”。
如果我尝试发送 3 个数据，Error_2 变高，这意味着内存已满。或者有时它会变高，当第二个甚至第一个“New_Data”信号变高时。
如果我尝试发送 2 个数据，当我按下“开始”按钮时，我可以看到第一个数据。然后我按下“Send_End”按钮查看第二个，但没有任何反应。
我错过了什么？
模拟：图片
谢谢你。