vhdl - 在 Altera Quartus 中为 Cyclone II 读取第一个同步 RAM

Question

有没有一种简单的方法可以为 Altera Cyclone II 制作先读后写逻辑的推断同步 RAM？

我需要这个来在我的 RAM 驱动程序中实现取消选项。

我正在考虑一些状态机，它首先读取内存并在 DFF 中记住它，然后写入它，但老实说，我什至不知道如何开始编写它。也许有更简单的解决方案？

Answer 1

这样的事情应该会导致所需的行为（读取旧值并写入新值）：

process (clk)
begin
  if (clk'event and clk = '1') then
      if (write_enable = '1') then
          ram_block(write_address) <= new_data;
      end if;
      old_data <= ram_block(read_address);
  end if;
end process;