问题标签 [intel-fpga]

我正在用verilog编写一个简单的触发器模块，我正在尝试编写一个顶级模块来实例化我的触发器模块并在ModelSim中对其进行仿真。

下面是我的代码，

当我编译这段代码时它运行良好，但是当我尝试模拟它时，我收到以下错误：

有什么想法或想法吗？

我正在尝试使用 Altera 10.2 在 VHDL 中编译这段代码，但出现此错误：

不支持的功能错误：不支持非本地静态属性名称

我就这个错误信息向我的导师请教了一些帮助，但他说我的源代码在他看来很好，应该可以正确编译。

错误发生在if语句的第一行。

我正在使用带有 pl310 l2 高速缓存控制器的基于 cortex-a9 的设计 (Altera Cyclon-V)。当我在 PL310 AUX 寄存器中启用“奇偶校验启用”时，我遇到了故障（表示缓存奇偶校验问题的中断）。当我保持禁用奇偶校验（默认值）时，系统运行良好，没有错误\中止坏数据。

任何想法为什么会发生这种情况？

我在学校使用 Galaxy 编写和编译 VHDL 程序，但它只能在 Windows XP 上运行，我没有。

我在我的计算机上安装了 Quartus II（我使用 Ubuntu），但显然不支持 PAL 设备（特别是 GAL22V10D）。它说我可以安装更多设备（工具 > 安装设备），但它询问我设备文件 (.qdz) 的位置，我找不到它。

有谁知道 qdz 文件在哪里，看看我是否可以搜索对 PAL 设备的支持？

或者您知道在 Quartus II 中安装对 PAL 设备支持的其他方式（如果有的话）吗？

谢谢回答。

我想使用 Verilog HDL将16 个字符 * 2 行 LCD (HD44780)连接到我的 FPGA 板。我写的程序根本不起作用，我不知道为什么，即使我做了一个状态机并插入了延迟。请注意，我使用的是 8 位模式。这是我的代码：

这是其实例“Sender”的代码：

请在您的板上检查此代码。我在具有EP2C8Q208C8 fpga的“DIGIASIC Altera Cyclone II 板”上进行了尝试。我还尝试了在发件人实例中越来越低的延迟，但都没有奏效。

我是西班牙用户，是 VHDL 编程的新手，我试图用 CASE 制作机器状态但不工作。然后我决定使用 ELSIF 指令，它的所有工作都很完美，但状态 0010 它不工作我不知道为什么它是一个非常简单的程序，但不明白为什么你不工作，请原谅我的英语不好，但我会尽力而为谢谢我接下来展示程序：

我正在运行 Quartus II 13.0sp1（64 位）网络版。我曾经在 ModelSim 模拟器中设计我的模块。不幸的是，当我尝试通过 Quartus II 13.0sp1 使用 Altera 套件测试我的程序时。运行程序需要很长时间。除了我的操作系统是 Windows 8，我在我的 MacBook Pro 2.5 GHz i5 上运行它。

这是我的图书馆、实体和一些架构：

我实际上是通过使用函数来运行我的程序，其中一些是不纯的（我是这个问题的原因！）。但是，这是我的函数的调用：

我在我的程序中面临一个令人困惑的问题。我需要在我的程序中移植映射（调用）一个组件。此外，在组件内部，我需要进行另一个端口映射（调用），这在 VHDL 中是非法的。你有这个问题的替代解决方案。这是我的意思的一个例子。

在这里我开始我的程序：

下面是一个组件示例：

调用组件的命令：begin s0: binary_integer_1 port map(n,d); 结束行为1；

另外，这里是主程序：

例如，如果我想在上层实体内部做一个端口映射。我有一个非法的声明。请为我提供另一种方法。

我为行为类型的 Rabin Miller 算法设计了一个素数测试。我使用函数来创建我的模块。不幸的是，当我试图通过 Quartus 用我的 Altera 套件合成它时，我意识到这个函数不是合成的。在这里，我将编写我的整个程序，我真的需要你的帮助，至少给我一些提示，以将其更改为结构，因为它是我的高级设计项目。这是我的程序：

我是 VHDL 的新手，这真的让我很困惑，因为我的项目没有进展。拜托，我需要该程序为结构类型（端口映射）。

我需要为 256x8 位 RAM 编写 VHDL 代码。我将使用双向总线来管理读写，但我想我可以使用原理图文件来做到这一点。我需要的是创建 RAM 内存作为一个组件，但我有点挣扎，因为我得到了几个代码 10818 错误。任何帮助，将不胜感激。

RAM内存应该有一个data_io端口（7 downto 0 std_logic_vector），一个地址端口（7 downto 0 std_logic_vector），以及oe，we和clk端口（我猜都是std_logic？）