问题标签 [intel-fpga]
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vhdl - 创建连接到一个多路复用器 41 和 21 的两个元素
我有很大的问题，因为我不了解如何正确地做作业。好吧，我必须做这样的事情：
http
:
//tomaszewicz.zpt.tele.pw.edu.pl/files/u1/zad4.gif 我有创建 b1 的代码，但我不知道如何创建第二个并制作它们连接到 b3。
我的代码是：
mux5 和 mux6 似乎相同，但写入方法不同。
vhdl - quartus如何将四个输入转换为块中的两个输入？
如何将需要 4 个输入的 bloch 实体转换为 2 个输入？
http://dl.dropbox.com/u/287
9760/sample.PNG 你在这里看到我使用三个相同的多路复用器:(如何只接受 etykieta2 两个输入？代码：
包
vhdl - 无法推断 ... at ... 的寄存器，因为它不会在时钟边沿之外保持其值
这一定是 VHDL 新手最常见的问题，但我看不出我在这里做错了什么！这似乎符合我在正确的状态机设计中看到的所有习惯用法。我在 Altera Quartus 9.2 中编译，值得。实际错误是：
“无法推断 [file] [line] 处的“spiclk_out”寄存器，因为它在时钟边沿之外不保持其值”
谢谢你的时间。
vhdl - Quartus II 中的三态缓冲器
我需要通过三态缓冲区来解决 CPLD 的外部输入问题。我知道 Quartus II 有一个三态缓冲器宏功能，但我很好奇 - 如果我只是告诉它在特定引脚上输出 Z，它将自动合成，因此在该引脚上启用三态缓冲器，或者我必须实现函数/写缓冲区？
vhdl - 如何减少逻辑元件的数量
我正在尝试减少我的 vhdl 代码中的逻辑元素的数量。我正在使用 quartus II 对 Altera DE2 FPGA 进行编程。有人可以就我如何做到这一点提供一些建议吗？
谢谢
vhdl - 在 VHDL 中创建分频器
主要编辑：
阅读 Will Dean 的评论后问题得到解决。原始问题在修改后的代码下方：
修改后的代码的综合逻辑块是一个异步复位 DFF，它以 half_clk 作为输出，反相 half_clk 作为输入，这意味着 half_clk 的值在 clk 的每个上升沿发生变化。
谢谢，威尔迪恩：）
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下面的原始问题：
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我需要一个简单的时钟分频器（只是除以二），而不是使用模板，我想我会尝试自己写一个来继续训练。
不幸的是，合成的逻辑块似乎不起作用——我按顺序展示了逻辑块和代码（我真的认为应该起作用）。
逻辑块 http://img808.imageshack.us/img808/3333/unledly.png
我真正想知道的是，“tick”DFF 到底是怎么回事——它显然是从 mux-selector 获取输入的……是的。
我确信代码中的错误很明显，但我一直盯着自己盲目地试图找到它。
vhdl - 右移和左移 (SLL/SRL)
所以，我正在为 MIPS 架构开发一个 ALU，我正在尝试进行左移和右移，以便 ALU 可以移动任意数量的位。
我的想法是将移位值转换为整数并选择将出现在结果中的条目部分（整数存储在 X 中），但 Quartus 不接受变量值，只接受常量。
我能做些什么来做到这一点？（案例在 "WHEN "1000" =>..." 和 "WHEN "1001" =>..." 行）
谢谢。
vhdl - 无法推断 Quartus II (VHDL) 中的寄存器
这是完整的代码
错误是：
错误 (10821)：move_key_detector.vhd(31) 处的 HDL 错误：无法推断“down”的寄存器，因为它的行为与任何支持的寄存器模型都不匹配
信息 (10041)：在 move_key_detector.vhd(29) 中推断“向下”的锁存器
错误 (10821)：move_key_detector.vhd(31) 处的 HDL 错误：无法推断“向上”的寄存器，因为它的行为与任何支持的寄存器模型都不匹配
信息 (10041)：在 move_key_detector.vhd(29) 处推断“向上”的锁存器
错误 (10818)：无法推断 move_key_detector.vhd(41) 处的“next_state”寄存器，因为它在时钟边沿之外不保持其值
错误 (10818): 无法推断 move_key_detector.vhd(33) 处的“next_state”寄存器，因为它没有在时钟沿之外保持其值
我一直收到这种错误。我遵循了这个建议，阅读了 HDL 手册，但我仍然不知道如何解决这个问题。
谁能帮我？非常感谢你！
vhdl - 更改某些文件后开始新模拟的最小编译步骤是什么？
这个问题是关于 Altera Quartus 的。假设我有一个包含很少实体的 bdf 文件。每个实体都有自己的 VHDL 文件。我在其中一个实体中发现了一个错误并修复了它（编辑了一个 vhdl 文件）。开始新模拟的最小编译步骤是什么？
fpga - 在 FPGA 上测试 PCI 接口
我的老板给出了在 Altera 板上测试 PCI Express 的代码。该代码由几个 c 代码文件组成，其中包含读取 Bios、设置一些寄存器、写入缓冲区等指令。我目前的工作是通过运行代码来查看代码的功能。我是 FPGA 新手，我无法理解我将使用哪些工具、编译器等来为 FPGA 编译它。
由于它是 C 代码，所以我确信我不能使用与 Verilog/VHDL 相同的环境。我能否获得一些关于哪些编译器可用于编译 C 代码以测试 FPGA 的各种接口的提示？
谢谢并恭祝安康
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