vhdl - 如何减少逻辑元件的数量

Question

我正在尝试减少我的 vhdl 代码中的逻辑元素的数量。我正在使用 quartus II 对 Altera DE2 FPGA 进行编程。有人可以就我如何做到这一点提供一些建议吗？

谢谢

Answer 1

如果没有额外的设计细节，只能给出一般性建议。

有很多方法可以降低 FPGA 中的器件利用率，主要分为两大类：

1. 更好地使用您的构建工具集（综合、映射、p&r 工具）
2. 更好的 HDL 设计

构建要查找的工具集区域

• 设置工具以优化面积而不是速度
• 启用工具以允许资源共享、重定时和流水线（如果可用和适当）
• 您的约束是否正确应用于您的设计？如果没有，这些工具可能会“更加努力地工作”以满足您的约束，从而创建更多的逻辑/区域利用率。

要寻找的 HDL 设计领域

• 考虑您的目标设备的架构。您可以利用设备特定功能来节省一般逻辑吗？（示例：用于大型 LUT、FIFO、RAM/ROM、专用乘法器等的内部块存储器）
• 使用工具输出来确定 HDL 设计中需要优化的区域。查看您的 RTL 和技术视图。分析您的关键路径。有没有可以交易的地方？
• 查看 Altera 为他们的综合工具发布的 HDL 编码指南。您的代码实现是否符合文档中的建议以获得最佳综合结果？

如果您有更具体的问题，请添加更新。

Answer 2

查看 Quartus II 手册的相关章节：面积和时序优化 (Vol 2, Ch 13)