问题标签 [active-hdl]
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vhdl - 信号初始化 VHDL
我有一个实体有这个
作为输入之一，我需要一个具有初始值 TEMPERATURE 的信号。在实体架构中，我声明了信号
但是在模拟温度时仍然是UU（未分配）。我该如何解决？
verilog - 我在 4bits fullAdder 中的输出总是 z 并且不会改变
我在 Active-hdl 中用 verilog 编写 4 位全加器我认为我的代码和测试台是正确的，但是 sum 和 cout 的值在波形中总是 z 任何人都可以帮助我解决问题。这是我的代码和测试-bech
vhdl - 用于 fpga 模拟的 Active-hdl 中的 MachX03 库错误
编辑：我刚刚重新安装了 lattice diamond 和更新，Active-hdl 已自动安装，但模拟仍然给我同样的错误。当我更改库 machXO3 时；使用 machXO3.all；到图书馆 machXO2; 使用 machXO2.all；它编译..
我正在尝试为 OSCH 的简单实现编写一个测试台，但我无法让测试台工作。
几个月前我设法让它工作，但我丢失了我正在处理的文件。
这是我拥有的 vhdl 代码：
这是测试台，大部分是由 lattice-diamond 生成的，我只添加了 stdby <= '0';
Lattice-diamond 告诉我一切都很好，但是当我在 Active-hdl 中运行所有内容时，为了模拟，我得到了这些错误：
verilog - 输出数组不会采用数组寄存器的值
在一个简单的模块中，我定义了一个 4 位数组寄存器，并使用它为 4 位数组输出分配一个值。即使它已被定义为 4 位数组，输出也像 1 位线一样工作。
当我运行测试平台时：如果 A = 5，则输出将为 1。如果 A = 4，输出将为 0。即使我已将其定义为 4 位数组，输出也像 1 位一样。
我正在使用 .v 文件和程序 Active HDL 10.2。
verilog - 始终阻塞的 Verilog 和条件
我正在做一个项目，在追查了一个错误后，我将其范围缩小到它是由一个未正确触发的 Always 块引起的。
always 块之一应该在doneAND时触发(cntr_var == clk_len)。
我尝试同时使用&&和and作为逻辑运算符。为什么这不起作用？
cocotb - 使用 Aldec 模拟 cocotb
我正在使用 cocotb 作为测试平台进行一些 EDA 工具测试。我使用 icarus 和 verilator 运行模拟没有问题，但是，使用 Aldec 我在“runsim.tcl”遇到问题。
控制台的输出是
如果有人能建议我如何解决这个问题，我将不胜感激
vhdl - 来自 std.textio 的函数 to_hstring 不起作用 [VHDL]
我尝试从 Stack Overflow 运行一些代码（How to write an integer to stdout as hexadecimal in VHDL?），结果发现to_hstring不起作用（即使std库是 VHDL 的标准库）。我正在使用 Active-HDL 9.1（可能问题的根源在于旧版本的 Active-HDL）。我是 VHDL 编码的新手，所以我相信我错过了一些明显的东西。谢谢你的帮助！
这是示例代码：
和编译器的输出：
vhdl - 我的代码中出现以下错误，我不知道它们是什么意思，也不知道如何修复它们
所以我试图在 EDA PLayground 上为 32 位 ALU 编写 VHDL，但我收到一些我不太明白的错误消息，我不知道如何修复它们，有人可以帮忙吗？我不明白错误在哪里，我不知道要在我的代码中更改什么来修复它们。
以下是VHDL代码：
这是测试台代码：
以下是错误消息：
vhdl - VHDL 测试台代码未显示 1 位全加法器的输出结果
这里代码一些警告，但没有发现错误，但是这个全加法器输出波形和的测试台和进位没有显示。在进位和求和输出中显示了你，但不是输入很好，只有求和和进位输出是问题原因，这里有一些警告，有时我对那个警告有疑问，这里我附上你的图片作为参考并给我一些建议来解决这个问题。在此处输入图像描述
