问题标签 [active-hdl]

（FLEXlm 错误 = -5）不存在这样的功能。

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我已经下载了免费版的 Diamonds，但我无法运行模拟器 Active-HDL。

我`"在宏中使用 SystemVerilog 字符串化运算符 , ，如下所示。该案例是故意设计的，以显示该错误：

这给出了输出（没有尾随换行符）：

为什么输出中有`s，但仅来自println?
这是规范中记录的行为，还是我的模拟器（Aldec Active-HDL）中的错误？

我对verilog和active-hdl很陌生。我遇到了一个问题，如果有人能就此提出建议，我将不胜感激。

我在波形查看器上看不到第二层模块的波形。更准确地说，子模块中的信号显示 Z 或 X。

请注意，我已通过工具/首选项/模拟/访问设计对象启用读/写访问。

例如，我在 tb 模块中生成一个 clk 并将其连接到 clk_mod，试图查看 clk_mod 中的 clk，但是对于 clk 它只显示“Z”而对于“i”只显示“X”。

我active-hdl 10用于编译和模拟 DFlipFlop 结构。我的代码编译成功，没有任何错误或警告，但是当我模拟它时，我的输出有未知值。（见图）

（点击放大）

我编译并模拟了这段代码xilinx，active-hdl 8没有任何问题。

D_FlipFlop 代码：

拉赫代码：

我研究了很多，但我找不到答案。所以我认为这对他们使用 active -hdl 试用版的人有用。

在赛灵思中合成此代码时出现错误。此错误为：“信号 Z_1 无法合成，同步描述错误”

为什么？请

我想将 Active-hdl 中的默认编辑器更改为 microsoft visual studio，每次单击 Active-hdl 中的文件时，vs-code 都会打开该文件，我该怎么做？

我正在使用 active-hdl 来模拟我的 FPGA 设计，我想知道是否可以使用动态生成的字符串来表示我在模拟器中的信号。例如，假设我有一个包含操作码的 4 位 std_logic_vector，我希望模拟器显示操作码字符串“nop”、“add”、“sub”等，而不是向量值。

起初我尝试声明自定义枚举类型，但很快发现您无法选择单个元素的值。我的下一个解决方案是仅将枚举用于模拟显示并使用翻译函数进行转换：

这实际上效果很好，并且对于我想做的大多数事情来说可能已经足够了：

但主要问题是我被字符串常量困住了，所以对于更复杂的东西mov acc,x以及现实世界设计中的所有其他变体来说，这太不切实际了。

有没有办法像这样构造动态模拟标识符？还是它是 HDL 的基本限制？

我在 vhdl 中创建了一个 fifo 内存，但我遇到了一些问题。更准确地说，我在内存中放入了 16 个（内存容量）元素，但是当我想从内存中读取时，我只能读取 14 个元素。（我的空信号太早变成 1）。这是代码： 代码

假设我的板上有一个 100Mhz 时钟和以下时钟分频器：

新时钟（​​clk_out）的频率是多少？

我必须在大学里制作一个 PS2 键盘控制器项目，并且在尝试在 FPGA 板上测试系统时遇到了一些问题。

它在 Active-HDL 的模拟器中运行良好，但我不确定是什么阻止了它在板上工作，因为当我尝试对板进行编程时，.bit 文件被上传，但它没有当我将 PS/2 键盘插入其中并尝试按下某个键时做出反应。

我认为问题可能与 PS/2 键盘协议或它为板子合成的方式有关，但我真的不知道。

源代码在这里https://wetransfer.com/downloads/1d000a9feb241ff84693fca2084b0e9a20180513165005/8f7ca4顶层称为“ps2_top_src”。我很抱歉上传代码的方式，但我无法让它上​​传到其他任何地方。