“active-hdl”的相关标签问题

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vhdl - Active-HDL 仿真时钟交叉

我有 2 个模块使用相同的时钟但在不同的文件中，当我在模块 B 中对来自模块 A 的信号进行采样时，在波形模拟中，它不会像应该的那样在一个时钟周期后获得样本，它表明这是样本相同的上升沿（适合异步实例化的行为）。

有人告诉我这是因为 Active-HDL 由于组件不同而将其视为 2 个不同的时钟，这就是为什么它在相同的上升沿进行采样（因为信号从 A 到 B 的增量时间）。

我如何定义 Active-HDL 将理解它们都在同一区域使用相同的时钟？

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verilog - 通过 Active HDL 对 FIFO 模块进行 RTL 仿真（在 Lattice Diamond 上）

我在莱迪思半导体制造的 MachXO2 分线板上评估 FPGA。现在我正在尝试由 IPExpress 生成的 FIFO_DC 模块的 RTL 模拟。

我为 FIFO 模块创建了一个简单的测试平台。当我从仿真向导启动 Active-HDL 时，我收到以下错误消息。

我无法从 Lattice 获得任何支持，因为这项工作只是我的爱好，而不是我的工作。你能给我一个关于这个问题的建议吗？任何帮助，将不胜感激。提前致谢。

Active-HDL 控制台上的错误消息

ELAB2：致命错误：ELAB2_0036 未解析从模块“FifoTest_tb.fifo.FifoMacro_0_3”中对“PUR_INST.PURNET”的分层引用（未找到模块）。

示例 HDL

[FifoTest_tb.v] --> FIFO 模块的测试平台

[FifoMacro.v] --> IPExpress自动生成的文件（FIFO_DC模块）

开发环境

格子钻石 3.0.0.97

Active-HDL 版本 9.2

目标设备：LCMXO2-1200ZE-1TG144C

verilog fpga active-hdl

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vhdl - 格子钻石2.1

我将我的机器从 WinXP 升级到 Win7，同时安装了 Lattice Diamond 3.1。我的更复杂的模拟挂起，Active-HDL 使用 100% 的 CPU 时间并且显然处于无限循环中。愚蠢的是，我没有安装 Lattice Diamond 2.1 或 2.2，而且令人难以置信的是，Lattice 只允许您下载最新版本。没有退路！

有没有人有 Lattice Diamond 2.1 或紧要关头 2.2 的安装文件？如果有的话，我可以提供一个 FTP 来安装它。我知道它是一个大文件，可能 1G+。

实际上，我可以将 Win7 中的 Active-HDL 9.2 目录复制到另一台机器上的虚拟框中，然后覆盖 Active-HDL 9.4 目录。我仍然不介意旧的安装文件，但至少我现在可以模拟。而 Diamond 3.1 实际上可以消除 bkm 警告和错误。2.1 中有两个错误，技术支持实际上承认我的警告是钻石错误而不是我的代码中的缺陷。

vhdl active-hdl lattice-diamond

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vhdl - Aldec Active-HDL：GUI 中的 vlib 在没有可用库的情况下给出“警告：无法创建库”

从 Aldec Active-HDL GUI 中，vlib应该创建一个工作库，例如：

这将在当前目录下创建一个“my_lib”目录，但带有警告：

警告：无法创建库

随后set worklib my_lib失败并出现错误“错误：未加载设计。”，并且编译vcom -work my_lib tb.vhd完成而没有输出，并且既不将任何内容编译到“my_lib”目录。所以看起来即使创建了“my_lib”目录，它也不能作为 VHDL 编译的“my_lib”库使用。

如果通过它使用 Aldec Active-HDL 命令行界面 (CLI)vsimsa.bat可以正常工作。

vlib从 GUI Tcl 控制台窗口使 Tcl 命令工作需要什么？

可能看起来问题是本地“library.cfg”文件不是通过doing创建的vlib my_lib，那么在这种情况下，如何创建一个本地“library.cfg”文件以进行简单的模块编译和模拟？

vhdl active-hdl

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