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2 个问题 -

1. 在基于断言的形式验证中，如果我得到一个不确定的断言，那么处理该断言或收敛它的各种方法是什么？
2. 开发参考 rtl 并编写断言来比较参考 rtl 输出与每个有效时钟沿上的 DUT 输出是否是正确的方法？它会增加有效的状态空间并因此增加复杂性和运行时间吗？

如果有人可以为基于断言的形式验证提供一些很好的参考材料，这也会很有帮助，因为我找不到太多关于这个主题的文章/论文。

我想在verilog中实现以下电路。FA 是全加器电路，梯形是多路复用器。我不知道如何在电路中添加这个电源门控 pmo。而且我想在 Synopsys Design vision 中综合电路并计算APP 为 0 和 1时的功率差异。

任何帮助都会得到帮助。

谢谢

法哈纳

我想从列表中创建一个集合。 friends1是一个名称列表。

我正在尝试做：

错误：当 'collection' 参数为空时，参数 'object_spec' 到 append_to_collection 至少需要一个集合 (SEL-014)

有任何想法吗？谢谢！

我正在使用 Synopsys 的 dc_shell 并且我正在尝试获得具有小于特定值的松弛度的合成电路的路径总数。为了做到这一点，我正在使用以下命令：

我总是得到一个大小为 1 的集合。我被这个问题困住了，我不知道如何解决它。

你有什么主意吗？

谢谢

我正在使用 vcs 在 OVM 上使用 systemverilog 运行测试台。我想在某个重置阶段后保存我的模拟，然后在稍后的测试中或/和从另一个测试台返回它。这可以使用 systemverilog cmds 吗？

或者有没有办法使用 vcs cmds 来做到这一点？谢谢

我在 VCS 合成器中收到此错误。我已经尝试了一切，但这对我来说没有意义。它说 VectorY[0]、VectorY[1]、VectorY[2]、VectorY[3] 或直接连接的网络，由多个源驱动，并且至少一个源是恒定网络。(ELAB-368)

我正在尝试使用从 uvm_object 扩展的参数化类。

当我使用此实用程序函数在 IUS 上运行测试时，它会编译并且整体测试也通过了。但是在 VCS 上，它抱怨标识符“entry_w”未定义？

可能的原因是什么？

我一直在使用 Verilog 进行课堂项目。我必须创建一个电路，然后计算电路使用的功率。我一直在尝试使用 Xpower Analyzer 来执行此操作，我按照说明创建 vcd 文件，使用 Xilinx ISE 14.7 编译和合成代码。一切顺利，直到结果出现。我从时钟接收到 0 功耗。我试图限制时钟，它只会给我一个从 0 到 0.009 的动态功率增量，而不是时钟的运气。另外，我在我的个人电脑和大学计算机实验室中尝试了 Xpower，所以我不认为这是一个软件错误。此外，我尝试了不同的设计，例如简单的铝、寄存器等。尽管如此，我仍然得到相同的功率结果。

更多信息：

• 测试台运行良好，做我想做的事
• 我声明时钟为：module toptrafficlight(clock,rst,output);
• 列表项：我已将时钟限制为 20ns
• 时序阶段 = 0。综合后（不确定这是什么意思）
• 警告来自：
• HDLCompiler:413 - 第 86 行：5 位表达式的结果被截断以适合 4 位目标。
• PhysDesignRules:372 - 门控时钟。时钟网络 main_gated_clk 由组合引脚提供。这不是好的设计实践。使用 CE 引脚控制将数据加载到触发器中。

Xpower Analyzer 的功率结果

我的问题是？

1. 这是一种设置时钟的方法吗？我认为这可能是问题的原因
2. 除了获取 VCD 文件和合成代码之外，还有什么需要做的吗？
3. 还有其他想法、示例或教程吗？

这是问题的流程。

• 我写了一些一般性的封面。
• 有许多测试可能会击中特定的封面。有些测试不会击中它。
• VCS 功能覆盖率报告提供特定覆盖的组合命中。
• 我想看看哪些测试击中了那个特定的封面。

VCS有什么选择吗？simv.vdb 数据采用 xml 格式，我认为可能无法解析该数据以获取覆盖范围内的测试。任何帮助表示赞赏。

我想将 VCS 消息的严重性从警告更改为错误。

例如：

我想将 TMR 更改为错误严重性而不是警告。

请建议我这样做的方法。我应该在哪里进行此设置？