0

我一直在使用 Verilog 进行课堂项目。我必须创建一个电路，然后计算电路使用的功率。我一直在尝试使用 Xpower Analyzer 来执行此操作，我按照说明创建 vcd 文件，使用 Xilinx ISE 14.7 编译和合成代码。一切顺利，直到结果出现。我从时钟接收到 0 功耗。我试图限制时钟，它只会给我一个从 0 到 0.009 的动态功率增量，而不是时钟的运气。另外，我在我的个人电脑和大学计算机实验室中尝试了 Xpower，所以我不认为这是一个软件错误。此外，我尝试了不同的设计，例如简单的铝、寄存器等。尽管如此，我仍然得到相同的功率结果。

更多信息：

  • 测试台运行良好，做我想做的事
  • 我声明时钟为：module toptrafficlight(clock,rst,output);
  • 列表项：我已将时钟限制为 20ns
  • 时序阶段 = 0。综合后（不确定这是什么意思）
  • 警告来自：
  • HDLCompiler:413 - 第 86 行：5 位表达式的结果被截断以适合 4 位目标。
  • PhysDesignRules:372 - 门控时钟。时钟网络 main_gated_clk 由组合引脚提供。这不是好的设计实践。使用 CE 引脚控制将数据加载到触发器中。

Xpower Analyzer 的功率结果

我的问题是？

  1. 这是一种设置时钟的方法吗？我认为这可能是问题的原因
  2. 除了获取 VCD 文件和合成代码之外，还有什么需要做的吗？
  3. 还有其他想法、示例或教程吗？
4

1 回答 1

0

截图显示设计非常小，所以时钟功率小于 1mW 也就不足为奇了。Xilinx 还提供了用于估算功耗的 Excel 表格。它可用于快速试用，以了解什么情况下时钟功率显着。

Xilinx 功耗估算器 (XPE)

于 2017-06-17T09:12:21.210 回答