verilog - Verilog 中的低功耗电路设计并计算不同输入序列的功率

Question

我想在verilog中实现以下电路。FA 是全加器电路，梯形是多路复用器。我不知道如何在电路中添加这个电源门控 pmo。而且我想在 Synopsys Design vision 中综合电路并计算APP 为 0 和 1时的功率差异。

任何帮助都会得到帮助。

谢谢

法哈纳

Answer 1

设计原始电路的两个版本：其中一个将假定电源开关打开且 FA 正在运行。另一个假设电源开关关闭，然后电路中将丢失 FA。将其余设备（例如多路复用器）留在两个电路上并相应地设置 APP。

告诉 Synopsys 不要执行任何优化（它将删除多路复用器，因为选择输入固定为某个值，但如果这样做，则不会考虑多路复用器的当前计算，尽管可以忽略不计）。

对两个版本进行功率分析，您将获得功率差异。

您获得的结果将不得不假设在关闭时通过 PMOS 器件的漏电流为 0