system-verilog - SystemVerilog over vcs 保存模拟状态和倒带

Question

我正在使用 vcs 在 OVM 上使用 systemverilog 运行测试台。我想在某个重置阶段后保存我的模拟，然后在稍后的测试中或/和从另一个测试台返回它。这可以使用 systemverilog cmds 吗？

或者有没有办法使用 vcs cmds 来做到这一点？谢谢

Answer 1

是的，vcs 中有$save命令来保存会话。该命令需要放置在设计本身中。

在你的情况下，你可以做这样的事情。

initial
begin
      reset = 1'b1; // Asserting Reset
  #10 reset = 1'b0; // Deasserting Reset
      $save ("reset_state.chk");
  //  Post reset data
end

这会将重置状态保存在reset_state.chk文件中。