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我得到了顶级模块，包括在测试台文件中实例化的子模块。子模块本身是相当自由的，因此当我测试顶层模块时，我只需要引入少量信号并跟踪少量输出，但顶层模块还有许多其他端口。

我可以为这些引脚提供一些“默认”/“未定义”信号（和接收器）吗（不考虑它们的大小、类型）？

我现在有两种解决方法，要么取出子模块来测试它（好吧，但我想在顶层模块中测试它）或者为输入编写适当的“零”输入并为输出引入信号（很多也可以工作）。

在 Vivado 2015 中使用 VHDL

好的，这是测试台

我懒得为每个AXI输入/输出端口创建信号，然后将它们一一连接。我可以避免以某种方式创建这 21 个信号吗？

然后连接它们？像这样 ...

是否有任何“通用”输入/输出信号可以连接到不重要的引脚，因为我不能让实例的端口处于未连接状态（据我所知并尝试过）。

我想为 QuestaSim (ModelSim) 编译 Xilinx Vivado 仿真原语。该文档列出了一个 TCL 命令，但我想使用一个常见的 shell 命令，如 ISE 的旧命令：

据我所知，应该在 Vivado GUI 中输入 TCL 命令。

如何从用户定义的 PowerShell 或 Bash 脚本运行编译？

这是我的有限状态机的代码

当试图在 vivado 2015.3 中合成时，这就是它告诉我的

我知道延迟无法合成，我尝试通过摆脱 always @(negedge BTNC) 并仅使用按钮来解决此问题，但这就是我对 verilog 的了解。我不知道为什么不能合成，所以我以后可以生成一个比特流并将其上传到 basys3 板并在那里使用它非常感谢任何见解，代码在模拟过程中运行良好

我正在尝试编写一个将两个浮点数相乘的 Verilog 代码。试图通过移位和加法乘以两个尾数是我遇到麻烦的地方。问题是当我尝试更新“移位和添加”变量C_m_tmp时，什么也没有发生（C_m_tmp = C_m_tmp + tmp;）。我省略了与我的问题无关的任何代码块。谁能告诉我我错了吗？

我是 Verilog 的新手。当我尝试为有限状态机编写代码时。我得到：

• [Synth 8-434] 不支持混合电平敏感和边沿触发事件控件进行合成

这是我的代码：

问题是：

时序电路有

1. 一个 1 位输入 (X)
2. 时钟输入 (CLK)
3. 两个 1 位输出（S 和 V）

X 代表一个 4 位二进制数 N。4 位数字将每次输入一个数字，并从最低有效位 (LSB) 开始。

S代表一个等于N+3的4位二进制数，先输出S的LSB

当出现第 4 位输入时，如果 N + 3 太大而不能用 4 位表示，则 V = 1；否则，V = 0。

电路总是在收到 X 的第四位后复位。假设时序电路使用以下状态表实现。

输出为 (S,V)。所有状态变化都发生在时钟脉冲的下降沿。

如果我的代码无法获得所需的结果，请指出。谢谢！</p>

我在 Verilog 中初始化推断 ram 的内容时遇到问题。ram的代码如下：

我遇到了 $readmemh 命令。但是，它的文档似乎很少。我应该如何格式化包含数据的文件？另外，如何在实例化此模块时将文件作为参数传递，以便可以从不同文件加载此模块的不同实例？

我希望初始化的内容可用于模拟和实际实现。这样 FPGA 就已经在 RAM 中使用此内容启动。

我正在使用 Vivado 2015.4 对 Kintex xc7k70 FPGA 进行编程。

我想在我的项目中使用 BASYS 3 的时钟。当我搜索项目的约束时，我发现了以下代码：

有人可以向我解释吗？我知道clk是时钟的输入，但在最后一行我应该怎么做？我应该改变什么吗？还有什么时期 10.00 和waveform{0 5}手段？请你帮助我好吗？

我正在 zybo 板上构建一些东西，所以使用 Zynq 设备。

我想从 CPU 写入主存储器，并用 FPGA 从它读取，以便将 CPU 结果写入另一个设备。

我很确定我需要使用 AXI 总线来执行此操作，但我无法找到解决问题的最佳方法。我是否：

• 自己制作完整的 AXI 外设？大概是一个主机，它向主内存发出读取请求，然后完成它们。我发现很难找到有关如何实际制作 AXI 外设的资源，我从哪里开始寻找简单的解释。
• 使用其中一个 Xilinx IP 内核为我处理 AXI 总线，但其中有很多，我不确定最好使用哪一个。

无论是什么，它都需要速度快，并且需要能够从我板上的 DDR 内存中进行大量读取。该内存还需要可由 CPU 写入。

谢谢！

我正在尝试使用 Xilinx Vivado 中的 IP 封装工具来创建具有 AXI-Lite 接口的协处理器，并将其用于我的数字系统工程课程的 Zynq SoC 设计中。协处理器是一个 GCD 计算器，我们已经在之前的任务中开发了它。我按照讲师的指示从 GCD 计算器中创建了一个 IP，我们大致按照位于此处的 PDF 中的教程 4A来创建 AXI 接口（显然修改了 I/O 声明以适应 GCD 计算器）。我有一个名为“数据”的数据总线，从 AXI IP 和 GCD IP 运行，以将值发送到计算器。但是，当我尝试合成设计时，我收到以下错误：

[Synth 8-685] variable 'data' should not be used in output port connection'

错误指向定义我的数据端口的 AXI 总线接口实例化行。

我一直在网上搜索这个错误的解决方案几个小时，但即使是 Xilinx 网站，也没有向我们提供的 Xilinx 文档，都没有关于这个错误的任何信息，我也找不到任何来自遇到相同错误的任何人的帐户。

我给教授发了电子邮件，看看他是否有任何想法，但他可能还要六个小时才能醒来，而且作业今天（明天？）到期。

有没有人听说过这个错误，或者知道如何纠正它？

这是包含错误源的部分代码：

谢谢，

-安德鲁

我想从以下 Matlab 函数（Harris 角检测）生成 C++ 代码，该函数从图像中检测角。我的约束是我必须在没有可变大小支持的 C++ 中生成静态库。因此，我从设置中禁用了可变大小支持，并且还选择了目标平台作为未指定的 32 位处理器。通过这种方式，我将能够在 Vivado HLS 中将其用于 FPGA 项目。

但是，当我生成代码时，包含ordfilt2函数的行会抛出一个错误，即FIND requires variable sizing。

如果有解决此问题的方法，请帮助我。我在这里看到了类似的问题Matlab error "Find requires variable sizing"。但我不确定这如何适用于我的情况。谢谢。

这是代码：