问题标签 [seven-segment-display]

我正在使用状态机创建一个倒数计时器，在启动时显示 00:00，当按下 Key1 时，您可以通过将分钟递增/递减 1 来输入时间，并且如果按住向上/向下按钮 5 个周期它将上升/下降 5。感谢一些很棒的帮助（@DavidKoontz），我已经完成了代码。无需对代码 b/c 中的按钮进行去抖动处理，我的 altera 板似乎可以很好地接收低信号。由于我只使用一个时钟，因此按钮反应缓慢 b/c，时钟设置为 1Hz。

我正在尝试使用tess4J从图像中识别七段数字文本。

我的输入在这里

我做了一些标准化如下

1] 图像裁剪。

2 ] 将其转换为二进制

我希望从图像中删除锯齿状的文本边缘。我怎样才能做到这一点？

我尝试了来自 GitHub 的不同训练数据。但没有什么能如我所愿。

如何手动创建训练数据？.

我正在等待您的好建议，并在此先感谢您。. . .

EDIT1 好的，我无法发表长评论（我是该网站的新手，所以请接受我的道歉），所以我正在编辑我之前的问题。我曾尝试在 2 次尝试中实现多路复用：

-第二次尝试

-第三次尝试

在第二次尝试中，我尝试将每个模块的七个 seg 变量发送到仅领先一步的模块，当它们都到达最后的顶部模块时，我已经对它们进行了多路复用……还有一个时钟模块为单位模块生成一个时钟（它使单位位置在一秒钟内改变 2 次）和一个用于多路复用的时钟（每个显示器之间的多路复用每秒 500 次）...当然我读到我的板子的时钟频率为 50M 赫兹，所以这些时钟计算是基于这个数字......

在第三条评论中，我在一个模块中做了同样的事情。先看第二次尝试，然后再看第三次。

两者都在合成后立即给出错误和许多不熟悉的警告。

编辑 2

我已经能够在尝试4中合成和实现程序（由于我的声誉很低，我不允许发布），使用变量的保存标志，variables1 variables2和variables3（发出未使用引脚的警告）但是程序不在 fpga 上运行...它仅显示数字 3777。对于与某些变量相关的某些事物，仍然存在“组合循环”的警告（对不起，我对所有这些 verilog 事物都是新手）但你可以看到他们都在尝试 3 中。

我已经使用verilog进行了一个项目。我们有两个 4 位数字，一个多路复用器（S0，S1）和四个模块（加法器，减法器，and，xor）。输出为 4 位。我认为这似乎很简单。我编写了一个verilog代码，其中包含所有这些作为模块。我已将引脚分配给 DE0 板。如您所见，可以在 LED 上看到输出。没有问题。但是，如何在七段显示器而不是 LED 上显示输出？但是，结果应该是十六进制而不是二进制。我也有大约七段显示器的引脚，所以我想我会像 LED 一样实现它们。我是verilog的新手。这将是我的第一个程序。

• 如果 S 为 0 (00)，加法器结果将显示在 LED 上。
• 如果 S 为 1 (01)，减法结果将显示在 LED 上。
• 如果 S 为 2 (10)，则“与”运算结果将显示在 LED 上。
• 如果 S 为 3 (11)，则异或运算结果将显示在 LED 上。

我有一个 4 位输出数作为输出。怎么能在七段显示器上看成十六进制数呢？我是新来的，提到了verilog。因此，我有一个四位二进制数，并希望将其显示为十六进制。前任。1010(10) 作为 A

案例示例：

4位二进制到七段

我已经在这个项目上工作了几个月，需要一些帮助。我正在尝试识别来自旧相机的图像上的字符，该相机使用七段 LED 将帧号印在图像的右下角。问题是这些图像是人的，并且肤色与一些肤色较浅的图像相混淆。但是大多数情况下通常不能被传统的 OCR 识别，我正在尝试使用 Tesseract，但在编译应用程序时未能成功，只是为了对其进行测试和训练。我在这里问是否有其他人有类似的问题或知道 Tesseract 的替代品能够识别这些字符。最好是可训练的 ocr。我的搜索结果为空。

我正在尝试使用 verilog 在我的 baysis2 FGPA 上创建一个简单的 4 位密码系统。我想使用 7 段显示器来显示输入的数字（将使用键盘输入）。现在我只是在测试以确保输入正确的数字。问题是，七段显示器的第一个数字不亮，而其他所有数字都亮。我已经在多个板上进行了尝试，并且所有其他由同一根电线启用的数字都很好。为什么会这样？

ucf

我编写了一个用作计数器（秒）的模块，并在 Altera 板上的两个七段显示器上显示数字，每个数字一个。

这是模块：

assignment2_sec 模块是另一个用于计数/增加秒数的模块。它应该工作正常。我得到的错误出现在 always 语句中 begin/end 语句之间的两行中。

错误 (10170)：assign2_sevenseg.v(14) 附近文本处的 Verilog HDL 语法错误：“（”；期待“；”。检查并修复紧接在指定关键字之前或处出现的任何语法错误。

我也得到了第 15 行的确切错误。

这里也是digitaltimer模块，仅供参考。

• 编程语言： C
• 平台： PIC微控制器8位
• 问题数： 2

我使用 4 位 7 段显示器来显示数字。我有一些函数可以在 7 段上显示一些字母/数字，例如：

现在我有一个数字（比如 1435）要显示在 7 段显示器上。我目前的算法如下：

1. 从数字 1435 中提取单个数字（将数字分隔为 1、4、3、5）。sds

   • 1 将显示到 7 段的 digit1。
   • 4 将显示到 7 段的 digit2。
   • 3 将显示到 7 段的 digit3。
   • 5 将显示到 7 段的 digit4。

2. 为了显示这些单独的数字，我使用了 '10' if-else 条件，如下所示：

   • 如果要显示的数字 == 0 -> 运行函数 zero(); 别的
   • 如果要显示的数字 == 1 -> 运行函数 one(); 别的
   • 如果要显示的数字 == 2 -> 运行函数 two();
   • ...
   • ...
   • ...

因此，要打印的这个实现（对于数字 1435）会运行几个 if-else 检查。

• 2 检查显示数字 1
• 5 检查显示数字 4
• 4 检查显示数字 3
• 6 检查显示数字 5
• 即使数量没有改变，也会在 loop() 函数中“定期且不必要地”运行 17 次检查（这是问题编号 1）。

问题 2：此实现效率低下，因为当我需要增加/减少该数字（1435 到 1436 然后到 1437 等等）时，if-else 检查的数量也发生了变化，因此数字的变化并不平滑。这意味着 '0' 是 if-else 检查中的第一个，因此它显示得很快。另一方面，'9' 是 if-else 检查中的最后一个，因此它必须经过十次检查才能显示出来。当要显示的数字从 0 增长到 9 时，这使得实现变得更慢。如何实现来解决这两个问题？

提前致谢。

我正在尝试学习如何使用以下输出制作草图：

DISPLAY 7段显示0到9的计数然后循环

DISPLAY 7段显示计数1、3、5、7和9然后循环

DISPLAY 7段显示计数0、2、4、6和8然后循环

DISPLAY 7段显示0到9的计数然后循环

所以基本上只有三种模式，普通计数，奇数和偶数。我已经知道 7 段显示器的引脚配置和模式的排列。我不能做的是适应草图到按钮的按下/es。这是我的初始代码：

void loop() 部分只是我的猜测。请帮我画草图。提前致谢。