问题标签 [gtkwave]

For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.

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gtkwave - 从 FSDB 显示 gtkwave 中的 verilog 结构

GTKwave 3.3 不显示由 VCS 转储到 FSDB 中的 Verilog 结构。

我声明了一个 typedef:

然后将其用作输入:

但 GTKwave 不显示此端口。我可以看到所有其他单个位向量或总线,但看不到结构。我没有看到任何需要用来启用显示结构的开关。

gtkwave 3.3 可以显示结构或结构数组吗?

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linux - 排除 vcd2fst 分段错误时调试信息不​​正确

我正在使用该vcd2fst工具(随 GTKwave 安装)将.vcd文件转换为.fst使用以下命令:

这在我的主机 Ubuntu 18.04 机器上运行良好。

同时,当在 Ubuntu 16.04 虚拟机上启动相同的命令(以及相同版本的工具)时,会生成Segmentation Fault (core dumped).

尝试使用 GDB 进行调试会导致以下结果,我的猜测是它与内存分配有关,但即使我将分配的 RAM 从 2GB 增加到 8GB,同样的问题仍然存在。有任何想法吗 ?

以下是段错误发生后的回溯:

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verilog - 为什么 clk_o2 在这里是 x ?

我试图推迟最初但它不起作用我是 Verilog 的新手,这是一个培训问题

ClockDivisor 代码

测试台

结果

如果我在负边缘改变它,我会在 clk_o2 得到 x

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compiler-errors - GHDL编译的问题

我是 GHDL 软件的新手。在为 windows 下载 ghdl 后,我检查了一个简单的半加法器程序。使用命令时

我收到这样的错误... ghdl.exe: Cannot find entity or configuration ha_tb

使用的 Ghdl 版本 - 0.33 - win32:https ://sourceforge.net/projects/ghdl-updates/files/Builds/ghdl-0.33/ 请帮帮我

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verilog - Verilog垃圾输入不会导致垃圾输出

我正在用verilog编写一个简单的控制单元。它是这样的。

然而在模拟中,当输入变为垃圾时,wreg 信号是一个稳定的逻辑高电平。我已经在 iverilog-10/GTKwave 和 Vivado 2019.1 中看到了这种行为。以下是波形: 垃圾作为输入,但逻辑高电平作为输出。

所以为什么?

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vhdl - vhdl 和门返回未知值

我正在实现一个多路复用器,但是门无缘无故地返回“x”,请帮忙。正如您在屏幕截图中看到的,结果刚刚从“1”变为“x”。我为和门做了一个测试台,它自己工作得很好。它应该是一个 3 位 4:1 多路复用器。 这就是问题

这是来源,我正在使用 ghdl。

这是和门;

这真的没什么,这可能是时间问题吗?

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debian - 无法初始化 GTK!是否设置了 DISPLAY env var/xhost?在 Debian WSL 上

我正在尝试使用文件“testar.sh”来测试 Debian 上的 GHDL 和 GTKWave 安装,这是我应该使用的命令:chmod +x testar.sh; ./testar.sh,那么这就是它所显示的

无法初始化 GTK!是否设置了 DISPLAY env var/xhost?
用法:gtkwave [选项]... [DUMPFILE] [SAVEFILE] [RCFILE]

和命令列表

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vhdl - 如何测试基准 VHDL 信号并在 GTKWAVE 中显示它们?

我在终端中使用GHDL模拟了这个VHDL代码,没有发生错误,但是当我将.vcd文件导入GTKWAVE时没有显示信号。

GTKWAVE 的屏幕截图

设计代码:

编辑: 我是 VHDL 的新手,所以请多多包涵。

我需要完成这个 计时码表。给出了设计代码。我试图为它创建一个测试台,结果如下: GTKWAVE Screenshot 2这显然是一个彻底的失败(无法显示 compt、etat、SORTIE)。

试验台:

编辑 3:感谢@user1155120 的详细回答,我相信我已经解决了这个问题。

  • 我没有手动声明 CLK 值,而是为它创建了一个适当的函数。
  • 出于某种原因,为了在 GTKWAVE 中显示内部信号,您还需要在测试台中声明它们,老实说我不知道​​为什么。
  • 通过仔细查看设计代码,输入EN似乎引用了一些启用属性,并且代码只有在EN为真时才会运行,所以在测试台中我给它的值是 1。另外,这if EN = '1' then似乎是多余的,并且有不需要因为EN总是1。我保持原样。

新的设计规范:

试验台:

GTKWAVE 结果(所有信号在作业中按要求显示)

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verilog - 为什么 ModelSIM 不显示时序波形,而 GTKWave 可以?

我对verilog有点陌生,并且在所有基本概念上都在苦苦挣扎。我正在尝试在 ModelSim 中显示时序波形,其中只是抛出“ # (vish-4014) No objects found matching '/tb/*'. ”(在我的情况下)。

而当我在 VSCode 中使用 icarus 和 gkwave 模拟测试台时,它会显示我需要的必要波形。在 VS Code 中,我运行

GTKwave 弹出并显示波形。我正在测试的硬件需要 2 个数字作为输入并返回小数和大数(附在下面的 cns 模块)。我正在模拟的测试平台名为“tb.v”,内容如下:

我正在实例化的相关模块是:

和:

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verilog - 打开 .vcd 文件时出错。没有这样的文件或目录

我的 Verilog 代码存储在C:\FA. 共有三个文件:

我按照我的书的步骤。

  1. iverilog -o fa.vvp
  2. vvp fa.vvp
  3. 结束
  4. getwave fa.vcd &

当我getwave fa.vcd &用来模拟它,然后它显示:

我首先使用 Icarus 和 GTKwave,然后我不知道如何修复它。