verilog - 打开 .vcd 文件时出错。没有这样的文件或目录

Question

我的 Verilog 代码存储在C:\FA. 共有三个文件：

FA.v, fa.vvp, TM_FA.v

我按照我的书的步骤。

1. iverilog -o fa.vvp
2. vvp fa.vvp
3. 结束
4. getwave fa.vcd &

当我getwave fa.vcd &用来模拟它，然后它显示：

Error opening  .vcd file 'fa.vcd'.
Why: No such file or directory

我首先使用 Icarus 和 GTKwave，然后我不知道如何修复它。

Answer 1

您需要在您的 Verilog 测试平台中添加代码以明确告知iverilog创建 VCD 文件。 iverilog 文档指出：

// Do this in your test bench

initial
 begin
    $dumpfile("test.vcd");
    $dumpvars(0,test);
 end