verilog - 为什么 clk_o2 在这里是 x ？

Question

我试图推迟最初但它不起作用我是 Verilog 的新手，这是一个培训问题

ClockDivisor 代码

测试台

结果

如果我在负边缘改变它，我会在 clk_o2 得到 x

Answer 1

我认为您指的是 clkdivisor 模块中的最后一个始终块。negedge clk问题是您的测试台在时间 0产生了一个，因为它从 X 编码到 0。这会与initial试图将时钟输出 2 分配给 0 的块产生竞争。

您可以通过使用阻塞分配来摆脱竞争。初始时钟输出1 = 0；时钟输出2 = 0；结尾

您的代码肯定是不可综合的。还有其他方法可以解决此问题，但我们不确切知道应该做什么。