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我对verilog有点陌生，并且在所有基本概念上都在苦苦挣扎。我正在尝试在 ModelSim 中显示时序波形，其中只是抛出“ # (vish-4014) No objects found matching '/tb/*'. ”（在我的情况下）。

而当我在 VSCode 中使用 icarus 和 gkwave 模拟测试台时，它会显示我需要的必要波形。在 VS Code 中，我运行

iverilog -o tb.vvp tb.v 
vvp tb.vvp
gtkave

GTKwave 弹出并显示波形。我正在测试的硬件需要 2 个数字作为输入并返回小数和大数（附在下面的 cns 模块）。我正在模拟的测试平台名为“tb.v”，内容如下：

module tb();
reg a0,a1,a2,a3;
wire s0,s1,s2,s3;

level uu(.*);
always begin
    $dumpfile("tb.vcd");
    $dumpvars(0,tb);
  
    a0=2'b01;a1=2'b00;a2=2'b11;a3=2'b10;
    #10;
    
    $finish;
  
end 
endmodule

我正在实例化的相关模块是：

// Instantiates 3 cnsmodules to input 4 numbers and return them from small to large    
module level(a0,a1,a2,a3,s0,s1,s2,s3);

input a0,a1,a2,a3;
output s0,s1,s2,s3;

wire s0,s1,s2,s3;
wire temp1,temp2;

cnsmodule tvz1(a0,a1,s0,temp1);
cnsmodule tvz2(temp1,a2,s1,temp2);
cnsmodule tvz3(temp2,a3,s2,s3);

endmodule

和：

    module cnsmodule (a0,a1,sn,ln);
  input a0,a1;
  output sn,ln;
  reg sn,ln;

  always@(*) begin
    if (a0>a1) begin 
      sn=a1; ln=a0;
    end
    
  else begin 
    sn=a0; ln=a1;
  end
end
endmodule
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1 回答 1

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我怀疑您的问题在于ModelSIM对设计的优化，请尝试以下操作并告诉我是否可以在顶部栏中单击模拟，然后单击优化选项，然后单击“对所有模块应用完全可见性（完全调试模式）”，然后选择您的测试台并尝试现在添加您的信号

于 2021-04-26T09:25:54.173 回答