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我正在 Xilinx ISE 的 Verilog 中编写一个可综合模块。其中一部分是创建一个 256x128x1 数组，每个单元格中有 1 位，并在每个时钟上升沿一次填充该数组 1 位。

我决定在填充它时忽略任何 for 和 while 循环以减少合成时间。但是，合成仍然需要很多时间（我现在已经让它运行了 30 分钟，它仍然没有停止）。在设计中需要创建这么多内存单元（32767）时，花费大量时间是否正常？

我需要一些关于如何设计异步 FIFO 的建议。我了解将数据捕获到不同时钟域时的元稳定性问题，我的问题是使用两个触发器移位寄存器如何帮助同步写入指针和读取指针值以进行满标志和空标志计算。当寄存器捕获不同域的数据时，它有可能进入亚稳态并稳定到未知值，那么您如何有效地解决这个问题。

谢谢

我想实现一个 gui 环境，当用户加载两个图像时，它会选择一个算术运算来应用于这两个图像。我被困在这个地方。告诉我我在“案例”值中使用什么代码来应用。

上面的代码给出了以下错误。需要帮助修复以下错误

我正在为我的 Spartan-6 设计一个简单的一阶 IIR 滤波器，但我正在努力解决总线宽度和系数量化问题。

输入数据为 16 位宽，来自集成 ADC，量化噪声是前端噪声的主要噪声来源。

输入信号以大约 300kHz 的频率进行滤波，我想在 1Hz、10Hz、100Hz、1kHz、10kHz 的可调频率下实现一阶 IIR 滤波器：让我们关注 1Hz 滤波。理论上我应该能够获得 N = log2(300k) = 18 位的分辨率。

我计算了滤波器系数：

增益：3.1416e-6

分子：[1 1]

分母：[1 -0.999993717]

如何处理分数系数？我正在考虑将系数乘以 2^N，然后削减 N 个 LSB，选择 N 以获得系数的合理近似值。

假设我使用这种结构：

z-1 寄存器的总线宽度和使用这种乘法方法的 y 输出应该是多少？

感谢 Jonathan 的帮助，我仍然需要了解一些东西，所以让我们实际操作一下：首先，您认为哪种结构最适合 FPGA 实现？

无论如何，假设我乘以：

怎么办？:D

目前我正在使用数字时钟。它采用移动时间格式 12 小时或 24 小时。但出于我的要求，我想现在使用 TextClock 始终以 12 小时格式显示时间。

TextClock 中有设置参数来设置时间格式。xml 参数为 format12Hour。还有一件事是 Andriod api 17 支持 TextClock。小于 17 的 api 会发生什么。

请与我分享您在我的案例中使用 Textclock 的选项。

这学期我要学习微控制器课程，我有一个任务是使用 PIC18 制作一个数字时钟并将其显示在 LCD 上。我的代码在 C 中，我很想模拟。

我写了一个代码，但如果有人能帮我找出我的错误，那就错了..谢谢

我在 Google 和 Wiki 上搜索了很长时间，但没有太大进展。有人可以帮助我。我将非常感激。我想在lpcm中操作左右声道。例如：我要截取右声道数据，左声道数据替换原来的右声道数据。我需要使用什么IC？lpcm的具体数据格式是什么？

我正在尝试用非常快的时钟编写异步数字系统。输入由两个开关和一个按钮确定，以允许输入输入。每个输入确定允许传递到另一个状态。我用的是digilent basys2板的内部时钟B8。我似乎正确地到达了第二个州，但我无法到达其他州。行为模拟给出了预期的结果。这是我的实现，

这是董事会的任务，

为什么模拟会给出预期的结果，但板上的测试却没有。我会很感激你的帮助。

我知道这听起来有点奇怪，但我想创建一个“收听”电视音频并将（模拟）语音转换为文本的 Android 应用程序（不是智能电视应用程序）。

我应该尝试通过 HDMI 获取手机上的数字音频（这甚至可能吗？），还是使用具有仅收听数字音频而不是语音（不同频率）的功能的 Android Speech to Text API。