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使用 iCE40 FOSS IceStorm FPGA 流程：如何使用 yosys/iceStorm 为三态 I/O 引脚（如双向数据总线引脚）编写 Verilog？

在 Yosys 中可以与 pass 一起使用的最有用的属性是什么？

另外，我想知道你是否可以给我一个例子来使用“setattr”为特定模块（即“计数器”）设置“keep_hierarchy”。

Yosys：我是 Yosys 的新手。但我熟悉 RTL 编译器。我能够使用 yosys 合成模块。是否可以使用 Yosys 生成“门级约束文件”。这就像 Synopsys RTL 编译器生成的 sdc 文件。

这可能更像是一个 iCEstick 问题而不是一个 yosys 问题，但在这里问，因为我使用的是 Icestorm 工具链。

我想指定我的设计的启动行为，互联网上的各个地方似乎都同意与通常命名的rst信号有关。对我来说，这样的信号来自哪里并不明显，所以我深入研究了通电序列。目前的理解来自本文档中的图 2 。

CDONE被设备拉高后，所有的内部寄存器都被复位到某个初始值。现在，我找到了大量关于每种类型的触发器或硬 IP 如何接收复位信号并对其内部状态进行操作的 lattice 文档，但我仍然不太明白我如何指定这些状态是什么（或甚至只知道它们是什么，所以我可以使用它们）。

例如，如果我想在上电后（并且仅在上电后）将 LED 拉高 1 秒钟，我想在此复位信号（无论它是什么）禁用后启动一个计数器。

浏览ice40系列数据表和 Lattice 网站，我发现了这个关于使用 Global Set/Reset signal 的文档。我确认GSR在家庭数据表中提到了这一点，在第 2-3 页的“时钟/控制分配网络”下引用。全局复位信号似乎可由全局缓冲区之一使用，GBUF[0-7]并且可以通过全局/高扇出分布网络路由（最多 4 个）到所有 LUT。

这似乎正是我所追求的，但我找不到任何其他关于如何在我的设计中使用它的信息。使用 GSR 的文档指出，您可以像这样实例化本机 GSR 组件：

但我不知道这是否只是为了模拟。我是完全走错了方向还是只是错过了什么？我对 FPGA 和硬件非常缺乏经验，所以我的整个方法完全有可能存在缺陷。

我希望有人可以帮助我解决这个问题...

这是我第一次接触yosys。首先，我尝试运行与 Clifford 在他的演示文稿中解释的完全相同的演示。我在以下位置下载了演示：https ://github.com/cliffordwolf/yosys/tree/master/manual/PRESENTATION_Intro

yosys 在 ABC 通行证处运行 beaks 并显示以下消息：

我查看了上面错误语句中提到的文件位置，那里没有 output.blif：

购买方式，这里有一些可能与调试相关的系统/工具信息：

我正在尝试将 Yosys 用于我的一个项目，但我对 FSM 检测感到困惑。

我读了这篇文章：FSM export using Yosys

我的问题是关于 Yosys 从 Verilog 文件中检测到的状态转换。在上面链接指向的帖子上，我看不到任何从状态 1 转换到状态 3 的方法；但是，在生成的图中有。这怎么样？提前致谢。

我目前正在为我的项目在 Makefile 中编译一个比特流。

对于构建的非调试版本，我使用以下命令：

对于我使用的调试版本：

在调试构建的情况下，命令完成，但是在读取/解析verilog时未定义`DEBUG。

verilog_defaults 是否适用于 ice40_synth？如果没有，有没有办法在脚本中不复制 ice40_synth 来实现这一点？

我有一块 Lattice ICE40_8K 分线板，想知道如何将引脚对设置为 LVDS 模式输入。

如果设置为正常的单引脚是这样完成的：

如何将其修改为 LVDS 输入引脚，以及如何分配附加引脚。

谢谢

编辑：

会是这样吗？：

我知道 LVDS 输入仅在 Bank 3 中，任何人都可以指出 bank 3 的引脚列表是什么，所以我可以选择一个...

谢谢

我正在尝试从 C/C++ 语言中描述的函数最初生成门级 Verilog。我的 C 函数是一个简单的和门：

使用 Bambu-Panda 工具

http://panda.dei.polimi.it/

我设法生成了这个函数的 Verilog 描述：

但是，据我所知，这不是门级verilog。我想做的是创建一个 SINGLE 模块网表 Verilog（带有单个模块的门级 Verilog）。

我知道 Yosys 工具允许创建这样的 Verilog。但是，我无法达到所需的输出。我想要以下格式的输出：

我将非常感谢有关如何使用 Yosys 或其他一些综合和 sim 工具从上面的更高级别的 verilog 生成这种门级代码的解释。

我还将感谢有关如何从 C 代码生成 Verilog 以及为此类任务推荐哪些工具的任何建议？

我正在尝试编写一个程序，将给定电路的每个强连接组件放入一个不同的子模块中。

因此，我尝试在 Yosys 中向 SCC 传递添加一个函数，以将每个 SCC 添加到子模块中。功能是：

但是，我的代码无法正常工作。我想问题出在我使用的“选择”过程上。我想知道 yosys 源中是否有任何实用程序/API 接受单元向量（以及名称子模块）并将它们放入子模块中。