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我在Can't open include file使用 yosys 时遇到错误。是否有用于定义包含目录的命令行参数和/或是否存在正在查找包含文件的默认目录？

我想解析以下顺序门级网表。我希望输出会给我门序（端口序），这样我就可以对代码进行其他计算。我尝试使用 yosys 命令来做到这一点read_verilog s27.v。我能够调试代码，但我无法获得单元库或任何能让我获得门控的东西。

PS：我尝试使用 abc 编译器，我只得到了主要的输入和输出顺序而不是门，我之前问过 yosys 是否可以这样做，我得到了积极的反馈。

我试图让 yosys 将我的设计合成到结构 verilog 的工具中，该工具不理解 {A, B}指定值A和B.

例如，当 yosys 生成如下语句时

工具窒息。我想过用splitnetspass 来消除多位线，但是多位端口仍然会导致 yosys 生成{} 语法。即使跑步也会splitnets -ports留下一些任务，比如

我终于能够使用额外的opt. 但这似乎是消除{}构造的一种非常混乱的方式。

有没有更好的方法可以在不拆分所有输入端口的情况下消除这种结构？

abc -liberty cmos_cells.lib使用命令（逻辑映射）时出现以下错误。我能够对 veriog 代码进行技术映射、fsm 映射和内存映射。dfflibmap 可以毫无问题地执行。

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我想问我是否可以在 yosys 中验证我的设计。我重新合成了我的网表，使用 yosys 来执行（拓扑顺序）。

现在我想通过向网表插入一些输入并检查输出来检查此设计的验证。

例如，我为我的模型使用了 s27 基准，我想确保我的设计输出与 s27 基准的输出相匹配。我浏览了 yosys 手册，但我不知道是什么命令。另外，我使用了其他工具，例如 Veriwell。但我真的更喜欢使用 yosys。

我正在开发隐私保护验证工具，我使用 yosys 来获取有问题的网表的拓扑顺序（使用 yosys 进行门级解析）。它运行良好，在大多数情况下都给了我正确的顺序。但是，当我在 iscas89 s386 中进行分配操作时，我添加了 and 以从单元格中获取此输出，但我得到了错误的输出顺序单元格（O1 O2 O3 O4 O5 O6）。下面我举个例子。

对于输入 01110110010 （在某个时钟周期内） s386 的预期输出是：11000000，但我得到：0011000

手动调试代码后，我发现错在assign操作的拓扑顺序，yosys没有考虑assign操作并保持原样。下面是网表和yosys输出

S386 网表：

Yosys 命令：

Yosys输出：

我非常感谢您的帮助和反馈。

我在获取ASIC综合的预布局和布线时序分析报告时遇到了一些问题

要获得时间，我们应该在流动步骤中使用ABC ：

1- strash - 将当前网络转换为 AIG（带有两个逻辑门“AND/OR”的图）

[*结构散列是一种纯粹的组合变换]

2- scorr - 我不知道这个命令是做什么的。所以第一个问题是：这个命令是做什么的？

2.1 当我使用这个命令时，我得到了一些错误：

如果我使用组合电路

iget error ABC：错误：网络是组合的（运行“fraig”或“fraig_sweep”）。

来自yosys的synth.log输出：

如果我给顺序喜欢

我们也有同样的错误

iget

3-从错误中我们知道我们应该运行“fraig”或“fraig_sweep”

3.1脆弱-

将当前网络转变为功能简化的 AIG

3.2 fraig_sweep检测逻辑网络中功能等效的节点。与 fraig 不同，此命令保留了网络结构并仅合并功能等效的节点

4- ifraig我不知道它做什么，这个命令也做什么？

5-在 retime /map 命令中您在 {d} 中的意思

在：

**

**

在dch -f我们应该给它一个脚本文件**？** dch命令应该做什么？

为什么它无法映射？

**

*一言以蔽之，我们如何获取和打印 ASIC 的预布局和布线时序分析报告？

它是否适用于所有并行，顺序的电路......或者它不适用于所有verilog文件？

我想知道ABC的每一步应该做什么？

我发现使用 iverilog 进行模拟是一种不太合适的方法，我可以模拟不会综合的设计，相反，不仅可以综合而且可以在物理硬件上按预期工作的设计，不会与 iverilog 综合进行模拟。

我最理想的做法是获取 yosys（一个 blif 文件）的输出并创建一个我可以更有信心的仿真波形（vcd）。

我正在使用（可能不正确！）命令

对于以下简单示例

它不工作，因为我期望不输出我不想要的文件名......

这样做的正确方法是什么？

对于更大的项目，我需要使用 Yosys RTLIL API 创建一个未连接的单元端口列表。这样做的最佳策略是什么？