fpga - 可视化 yosys 输出不起作用

Question

我正在使用（可能不正确！）命令

yosys -f verilog -p "prep; show stretch count.dot" count.v

对于以下简单示例

module count(input clk,output [7:0] LEDS);

reg [26:0] count;
assign LEDS = count[26:19];

always @(posedge clk) begin
    count <= count + 1;
end

endmodule

它不工作，因为我期望不输出我不想要的文件名......

3. Generating Graphviz representation of design.
Writing dot description to `/home/chris/.yosys_show.dot'.
ERROR: Nothing there to show.

这样做的正确方法是什么？

Answer 1

您显然正在寻找的命令行是：

yosys -p "prep; show -stretch -prefix count -format dot" count.v