verilog - 是否可以从 yosys 输出创建模拟波形

Question

我发现使用 iverilog 进行模拟是一种不太合适的方法，我可以模拟不会综合的设计，相反，不仅可以综合而且可以在物理硬件上按预期工作的设计，不会与 iverilog 综合进行模拟。

我最理想的做法是获取 yosys（一个 blif 文件）的输出并创建一个我可以更有信心的仿真波形（vcd）。

Answer 1

因此，您想要运行 iCE40 BLIF 网表的综合后仿真。

考虑以下简单的示例设计 ( test.v)：

module test(input clk, resetn, output reg [3:0] y);
  always @(posedge clk)
    y <= resetn ? y + 1 : 0;
endmodule

及其测试台（test_tb.v）：

module testbench;
  reg clk = 1, resetn = 0;
  wire [3:0] y;

  always #5 clk = ~clk;

  initial begin
    repeat (10) @(posedge clk);
    resetn <= 1;
    repeat (20) @(posedge clk);
    $finish;
  end

  always @(posedge clk) begin
    $display("%b", y);
  end

  test uut (
    .clk(clk),
    .resetn(resetn),
`ifdef POST_SYNTHESIS
    . \y[0] (y[0]),
    . \y[1] (y[1]),
    . \y[2] (y[2]),
    . \y[3] (y[3])
`else
    .y(y)
`endif
  );
endmodule

运行预综合模拟当然很简单：

$ iverilog -o test_pre test.v test_tb.v
$ ./test_pre

对于综合后仿真，我们必须首先运行综合：

$ yosys -p 'synth_ice40 -top test -blif test.blif' test.v

然后我们必须将 BLIF 网表转换为 verilog 网表，以便 Icarus Verilog 可以读取它：

$ yosys -o test_syn.v test.blif

现在我们可以从测试台、综合设计和 iCE40 仿真模型构建仿真二进制文件，并运行它：

$ iverilog -o test_post -D POST_SYNTHESIS test_tb.v test_syn.v \
                        `yosys-config --datdir/ice40/cells_sim.v`
$ ./test_post

[..] 不会与iverilog 合成以进行模拟。

这很可能是因为在执行 Verilog 标准时，Yosys 不像 iverilog 那样严格。例如，在许多情况下，Yosys 将排除根据 Verilog 标准reg需要关键字的连线中缺少关键字的 Verilog 文件。reg例如，yosys 将接受以下输入，即使它不是有效的 Verilog 代码：

module test(input a, output y); 
  always @* y = !a;
endmodule

对于 Icarus Verilog，您必须添加缺少的reg：

module test(input a, output reg y); 
  always @* y = !a;
endmodule