问题标签 [yosys]
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yosys - 使用 Yosys 在 Verilog 中查找和替换操作
我想看看 Yosys 是否符合我的要求。我想做的是在 Verilog 代码中找到一个操作（例如 temp = 16*val1 + 8*val2 ）并将其替换为另一个操作，例如（ temp = val1 << 4 + val2 << 3 ）。
我需要向 Yosys 学习和使用哪些部分？如果有人知道要使用的命令集，他/她可以告诉我以提高我的学习曲线吗？
谢谢。
yosys - ABC：杀死 outputprep 失败：没有文件或 1200_top_mapped.blif
我正在使用 Qflow 1.1 来合成数字系统的布局和布线，不幸的是我在 ABC 阶段遇到了问题，synth.log 输出为：
请问有人有解决这个问题的想法吗？
linux - iceprog .. 找不到 iCE FTDI USB 设备（Linux 权限问题？？）
我最近在 Ubuntu 15.1（32 位 Arm-7 机器）上安装了 yosys，并为 Lattice ice40hx8k 开发板编译了我的第一个小项目。但是，编程阶段失败了：
这似乎是一个权限问题，因为如果我以 root 身份运行编程阶段，它工作正常。
我在安装过程中创建了这个 udef 文件：
还有这个文件：
有人可以帮我解决这个非 root 用户编程权限问题吗？
谢谢 ：）
linux - iceprog - 找不到 iCE FTDI USB 设备
我正在尝试iceprog在 Arch Linux 上将比特流文件上传到 iCEblink40-LP1K 评估套件。
然后它抱怨：
并且lsusb只显示：
这是输出dmesg：
我怎样才能解决这个问题？
更新
我试过了：
和
但它仍然无法正常工作。
我还发现有人说不同的设备可以连接不同的时钟频率。 https://tingcao.wordpress.com/2012/05/11/install-xilinx-cable-drivers-on-32-bit-ubuntu/#attachment_272
yosys - 修改 iCE40 比特流以加载新的 Block RAM 内容
我当前的 iCE40 FPGA 项目包括一个 8 位（软 IP）微处理器，该微处理器连接到一个 4Kx8 RAM，该 RAM 由 8 个 2Kx2 块 RAM 组成。能够将新程序（对于 8 位微控制器）加载到 4kx8 RAM 中而不需要重新编译或重新路由 FPGA 将会很有用。建议的流程需要 a) 分析 FPGA 网表，以确定 8 个 2Kx2 块 RAM（构成 4Kx8 RAM）的排列和命名方式。b) 将包含新程序（对于 8 位微）的 Intel hex 文件分成 8 个部分。c) 在比特流中找到 8 个 Block RAM 数据段中的每一个，并将每个段的当前内容替换为新的程序内容。icestorm 或 yosys 项目中的任何人都可以评论这个提议的流程是否可行（或者如果解决方案已经存在）。
yosys - 如何使用 submod 命令将顶部模块划分为 2 个子模块？
我在使用 submod 命令对我的顶级模块进行分区时遇到问题。
我有一个简单的计数器（我有一个 4 位计数器的行为代码）。其中包含以下单元格：
现在我想将以下单元格放入一个子模块中：
我不知道如何使用select, setattr,submod来做到这一点。任何帮助是极大的赞赏。
谢谢
我的计数器的verilog代码：
yosys - 如何从 YOSYS 获取 AST 结果作为文本文件
我们知道 YOSYS（YOSYS for win32）可以使用 read_verilog _dump_ast 命令得到一个 AST 结果，但是在命令窗口中查看结果。我们如何从命令窗口获取文本文件的结果？非常感谢！
yosys - 如何从模块的端口开始在模块内执行深度优先搜索（DFS）？
我正在尝试实现一个新的传递来计算 Yosys 中给定模块的顺序深度和复杂性。为此，我受到 scc pass 的启发。为了实现它，我需要从模块的输入端口开始专门执行 DFS。为此，我试图找到所有立即连接到输入端口的单元。我从模块的端口开始，找到关联的电线：
但我遇到的问题是我无法找到从那里立即连接到输入端口的单元（在wires/sigspec/sigpool 类型中没有用于此目的的APR）。
任何帮助/提示将不胜感激。
antlr - 如何从 YOSYS 修改 AST？以及如何将修改后的 AST 合成为 Verilog 代码？
我们知道我们可以得到 Verilog 代码的 AST 文本文件。现在我想修改 AST 以获得一些新功能，ANTLR 是否适合这项工作，或者我应该使用哪个软件？或者我该怎么做？那么，我想合成修改后的 AST 来生成 Verilog 代码？YOSYS 能完成这项工作吗？我应该怎么办？你能详细告诉我吗？谢谢你的帮助！
yosys - Yosys如何使用qwp命令
关于 Yosys QWP 命令来测量导线长度。
我尝试了 QWP 命令，但是我确实需要更多信息，但我没有找到关于它的文档。
我希望你能帮帮我：
是 Total edge length:20053.402364 意味着垂直边缘长度的总和是 20053 和水平边缘 402364 或者它只是某种精度长度？
什么是加权边长？
如何理解 993.197173 总加权边长？
您如何阅读直方图？
最初 QWP 崩溃了，我们必须减小电路的内存大小才能使 QWP 工作，是否可以使其适应更大的电路？
在您之前的回答中，您说过：
（3）因为“qwp”总是将所有单元格放置在区域 1 的矩形中，因此在比较具有不同单元格数量的设计时，您必须相应地缩放“总边长”。
您所说的需要扩展是什么意思，应该如何做？
谢谢你
哟西