我们知道我们可以得到 Verilog 代码的 AST 文本文件。现在我想修改 AST 以获得一些新功能，ANTLR 是否适合这项工作，或者我应该使用哪个软件？或者我该怎么做？那么，我想合成修改后的 AST 来生成 Verilog 代码？YOSYS 能完成这项工作吗？我应该怎么办？你能详细告诉我吗？谢谢你的帮助！
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ANTLR 解析，但不是特别擅长支持对 AST 的修改或准确地重新生成源代码。
我们的 DMS 软件再造旨在完成这些任务。请参阅我们的Verilong 前端了解往返解析和反解析，以及DMS 对使用源到源转换修改 AST 的支持。
于 2016-05-24T12:10:34.113 回答
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使用 ANTLR 4 进行 AST 转换，您可以Visitor通过覆盖Visit方法来使用生成的类。所有访问方法都应返回目标类型的 AST 节点。
于 2016-05-24T23:10:03.020 回答