command-line-interface - 使用 yosys 在 ice40_synth 中进行条件编译？

Question

我目前正在为我的项目在 Makefile 中编译一个比特流。

对于构建的非调试版本，我使用以下命令：

yosys -p "synth_ice40 -blif $@ -top system" $^

对于我使用的调试版本：

yosys -p "verilog_defaults -add -DDEBUG; synth_ice40 -blif $@ -top system" $^

在调试构建的情况下，命令完成，但是在读取/解析verilog时未定义`DEBUG。

verilog_defaults 是否适用于 ice40_synth？如果没有，有没有办法在脚本中不复制 ice40_synth 来实现这一点？

Answer 1

在执行命令之前读取指定为命令行参数的源文件-p。因此，verilog_defaults -add对 的解析没有影响$^。

做你想做的事情的一种方法是手动设置用于命令行参数的前端 + 选项-f：

yosys -f "verilog -DDEBUG" -p "synth_ice40 -blif $@ -top system" $^