问题标签 [object-test-bench]

For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.

0 投票
3 回答
1857 浏览

visual-studio-2008 - 如何让 Visual Studio 2008 对象测试台工作?

我想在 VS2008 中使用 Object Test Bench。文档——甚至是测试台窗口中的有用文本——说在类视图中右键单击类。进一步阅读表明该类必须在启动项目或引用的程序集中。我已经在多个程序集中(启动项目或引用项目)中尝试了许多类——公共的、私有的、静态的,你可以命名它,并且上下文菜单项“创建实例”从未出现。

有没有人有这方面的运气?这是一个错误,还是我做错了什么?

0 投票
3 回答
877 浏览

visual-studio - Visual Studio 2008 Object Test Bench 有什么用处吗?

Visual Studio 2008 Object Test Bench 有什么用处吗?也许我遗漏了一些东西,但除了即时窗口的华丽版本之外,似乎开发人员实际上不会将它用于任何事情。

(有多少人一开始就知道它的存在?!)

如果您想知道,“对象测试台”位于 Visual Studio 2008 中的“查看/其他窗口”下。

0 投票
1 回答
4878 浏览

signals - 如何管理 VHDL 测试台的复位信号?

我有一个应该运行的非常简单的 vhdl 测试平台。我的组件都有一个复位信号,因此寄存器设置为 0 并且其他组件正确初始化......但是......如果我创建一个公共信号仅在第一个时钟周期内重置所有组件,我怎么能告诉信号在第一个时钟周期后下降,再也起不来????

我知道这是一个愚蠢的问题,但是,你会怎么做?????????谢谢你。

0 投票
2 回答
4658 浏览

c - 使用文件类型参数在 System Verilog 中导入 C 函数

我正在尝试将 C 函数导入 System verilog 测试台。C 函数的代码如下所示。我想将文件作为参数传递。该函数基本上从一个文件读取并写入另一个文件。

请告诉我如何在系统 verilog 测试台中调用此函数。

0 投票
1 回答
2973 浏览

process - VHDL 仿真自行停止

我不明白,模拟在“taster”信号变为“1”后停止,不知道为什么。在 Xilinx IDE 封装测试台中。

这是我的简单测试台程序:

请帮忙 :)

0 投票
2 回答
12631 浏览

vhdl - VHDL 状态机测试台

描述:

我正在尝试为检测 110 或 (2) 1 和 (1) 0 的任何组合的 5 状态顺序状态机生成测试台。我已经编写了代码。见下文。我在测试台上遇到问题,这是错误的。我想测试所有可能的序列以及非序列的输入组合。

请给我一个好的测试台的例子,以实现我需要一台粉状机器。

vhdl 代码:

测试台代码:

0 投票
1 回答
419 浏览

verilog - verilog testbench - 写入文件的子模块数组

我需要在 verilog 测试台的文件中写入一个数组。该数组在模块 stage1.v 中声明如下(附有层次结构图)

它充满了某些值。

在我的测试台上,我这样写

modelsim 给出以下错误

文件层次结构

0 投票
0 回答
262 浏览

string - 如何在 e-prime 中编写字符串(发送)刺激标记以获得正确和不正确的响应

您好,我在呈现刺激时需要帮助发送字母数字标记。我已经设置了通信端口,并且已经成功地将标记发送到另一个程序。

我现在的愿望是在刺激正确或不正确时发送标记。例如,如果刺激正确,则发送标记“1”,如果刺激不正确,则发送标记“0”。我需要了解内联脚本是如何做到这一点的,以及在内联脚本中写什么来执行指定的功能。

先感谢您!!!

胡安

0 投票
0 回答
1660 浏览

vhdl - 测试台波形不再在 Xilinx 上......需要 VHDL 指导

重大更新。没关系。我发现了一个以 Torrent 形式存在的旧版 XILINX ISE 套件。旧版本有测试台波形。我真的不喜欢他们停止某些应用程序的商业模式,这种模式使流程更容易。

我的问题是我正在工作一个简单的机器原理电路,它试图在某些条件下显示波形。但是我使用的是最新的 Xilinx ISE,它没有测试台波形(我似乎无法在 Windows 8.1 上下载旧版本)。

我一直在努力学习正确的 VHDL。这是我拥有的生成的 VHDL。

这些是我要使用测试台的条件......但需要一个等效的 VHDL。

打开 HDL Bencher 窗口。在 Initialize Timing 窗口中,选择选项 Single Clock。将时钟高电平时间和时钟低电平时间设置为 50 ns,输入设置时间和输出有效延迟设置为 10 ns,并将测试台的初始长度设置为 2500 ns。检查值后,单击完成。

我找到了不同的 VHDL 语言站点......但我无法真正澄清任何事情。如果需要更多细节,我会尽量提供。

0 投票
1 回答
252 浏览

verilog - Iverilog 帮助组合移位乘数

我的代码可以编译,但不会为 gtkwave 转储任何 dat 文件。我正在尝试实现组合移位乘数对象。我不认为我的测试人员是正确的。