问题标签 [object-test-bench]
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vhdl - 在 VHDL 中使用 D 触发器的 T 触发器测试台
我有一个 D 触发器的 VHDL 代码，以及一个在结构上使用它的 T 触发器：它由一个 DFF 组成，其中 D 输入是 T Xored 和 Q，一个时钟。但是我的模拟给了我一个只有红色直线“U”输出的波形。我认为是因为 Q 对 D 的反馈，并且一开始是未初始化的。但我不知道怎么写。这是代码：
--这是DFF：
--TFF:
--和当前的测试平台：
system-verilog - Systemverilog Testbench如何处理可配置数量的接口
我有一个设计要验证。该设计类似于网络路由器。它具有多个FIFO输入接口和多个FIFO输出接口。所以同一组接口会一遍又一遍地重复。被测设备示例：
所以我认为在我的测试平台中，驱动程序的数量也应该是可配置的，因为我想分别驱动每个 FIFO 接口。
所以第一个问题是如何将这个接口连接到 DUT。我正在看类似的东西
我还认为将顶级接口包装器传递给 env 可能更容易，因为 FIFO 接口的数量是参数化的。所以，
然后我需要做一些从连接接口到fifo接口的路由
但是当我将 top_intf 传递到测试台环境时会出现一些问题。
这适用于NUM_In andNUM_OUT 大于 1。但是当 NUM 为 1 时会出现一些问题。错误是
我现在正在做的是设置一些定义来指示 NUM_IN 值是什么，例如
然后
在另一个包含文件中
我认为我们可以使用一些脚本来生成测试平台代码，但我正在尝试寻找一种无需编写脚本的方法。我愿意接受建议。您如何处理测试平台中的这种设计情况？
非常感谢！