verilog - verilog testbench - 写入文件的子模块数组

Question

我需要在 verilog 测试台的文件中写入一个数组。该数组在模块 stage1.v 中声明如下（附有层次结构图）

wire [WIDTH-1:0] s1_res1_arr[0:LENGTH-1];

它充满了某些值。

在我的测试台上，我这样写

write_file = $fopen("stage1.txt"); 

for ( i = 0 ; i <= 255 ; i = i+1 )
  $fwrite(write_file,"%b \n",FFT_top/stage1/s1_res1_arr[i]);

modelsim 给出以下错误

Failed to find 'FFT_top' in hierarchical name '/FFT_top'.
Failed to find 'stage1' in hierarchical name '/stage1'.
Failed to find 's1_res1_arr' in hierarchical name '/s1_res1_arr'.

Answer 1

好吧，我自己找到了。它将按照以下方式完成：

$fwrite(write_file1,"%b \n",uut.FFT_top.stage_1.s1_res1_arr[i]);