问题标签 [synthesis]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vhdl - 混合 VHDL 和 Verilog 设计：哪些免费的仿真和/或综合工具？
我正在使用 VHDL 和 Verilog IP开发一个混合 hdl 设计。
如果我的目标 FPGA 供应商尚未选择，我可以使用哪种工具免费仿真和合成它？
python - 在 Python 中制作多音和不同乐器的 Midi 文件
我正在寻找一个 Python 中的 midi 库，它允许我使用不同的乐器创建和弦 MIDI 文件。
似乎在这里得到很多推荐的是MidiUtil。虽然，它似乎支持复调，但我似乎无法从钢琴改变乐器。
谁能推荐一个替代的 midi 库或建议如何更换乐器？
vhdl - VHDL XST 无法正确合成
我一直在使用 Xilinx ISE 14.2 在 VHDL 中处理数据包排序管道。为了使结构通用，我在一个包中编写了一些算法，这些算法将确定如何连接排序节点。有趣的是，当我围绕这些功能设计一个测试台时，结果是正确的。当我在项目中使用生成器和函数的组合来模拟我的设计时，硬件连接正确。（使用 'assert false report" & integer'image(layer);' 在模拟中进行验证）但是，当我生成 RTL 示意图时，我可以看到某些节点连接不正确。
我 90% 确定这是一个错误，但我说我不是这个软件的老手。功能有效，在这个阶段可能已经使用了 2% 的可用资源。是否有任何人知道的秘密标志或特性？
谢谢大家。问候，史蒂夫
verilog - 什么是 ”？？” 在 Verilog 案例中？
我在下面有一个模块：
会合成什么样的电路？什么时候3'b1??出现这种情况？（是什么??？）
java - java中的Yamaha DX7 Unit Generator Synth
我是今年学习Java的学生。我已经设置了一个任务来编写类层次结构以在 java 中实现 Yamaha DX7 Synthesizer 之类的东西。如果这是一个初学者问题，我很抱歉。但无论如何，我已经在网上梳理了一些教程或信息，但一无所获。
我想问是否有人可以推荐任何网站或教程，甚至可能是此类代码的示例？我在音频合成中发现了许多基于 C/supecolider 的工作，但在 Java 中却很少
它将基于单位生成器主体。（Ugens）。
很抱歉问了这么无聊的问题，我简直不知所措。
非常感谢您的参与。
磷
xcode - libstk.a 架构 x86_64（或 i386）的未定义符号
我尝试在 XCode 4.5.1 应用程序项目中使用库 libstk.a（来自 The Synthesis ToolKit in C++ (STK)）来构建标准（32/64 位 Intel）架构。我只是将文件 libstk.a 和 stk.h 放到我的项目中。
首先，我按照 stk 文档（./configure with --with-core 和 --enable-debug）中给出的说明制作了 stk-4.4.4 库，然后在 src 目录中制作。它提供了 libstk.a 文件而没有错误。在 xcode 项目中，没有语法错误，但链接错误：架构 x86_64 的未定义符号用于不同方法（可能全部）+ i386 相同看起来 libstk.a 不是为 i386 或 x86_64 构建的。
我使用命令行来制作库，我对此并不熟悉。如何确保为 i386 和 i86_64 架构构建库？我是否必须做一些不同的事情才能将库包含在我的项目中，而不仅仅是将它放在文件列表中？我需要帮助 ！
interface - SystemVerilog：将接口传递给函数/任务（用于综合！）
是否有任何可综合的方式将接口传递给函数或任务？我的用例如下：我有一个包含多个功能的包（尽管我可以将它们转换为任务，如果有帮助的话:)），所有这些都可能在模块中使用并且可能需要访问模块的端口。现在，通常我只是将所有端口分组interface，将其添加到模块中，然后将其传递virtual给函数。但是，我的综合工具手册中提到virtual不支持。
我错过了什么吗？必须有一种方法为综合任务提供端口，类似于 VHDL 的signal论点？
一些示例代码：
理想情况下，任务mypack::do_something将能够将端口用作端口，即等待它们的更改、向它们写入值等；signal基本上，通过将它们作为参数传递（与variable或参数相反）在 VHDL 中实现的效果相同constant。
c++ - 使用 Xcode 的综合工具包
我正在尝试使用带有 xcode 的 STK 构建一个项目。我在我的项目文件夹中添加了所有 STK 的文件（.cpp 和 .h），我__MACOSX_CORE__在 Build Settings 菜单中添加了 pthread、CoreAudio、CoreMidi 和 CoreFoundation 框架（构建阶段、链接二进制与库）和预处理器宏。没有语法错误，但没有链接（架构的未定义符号......）。我不知道我做错了什么。有人能帮我吗 ？我正在尝试编译STK官方教程中给出的代码。谢谢
vhdl - 什么是综合结果中的“门数”以及如何计算
我正在用设计编译器综合我的设计，并与另一个设计进行一些比较（作为我报告中的评估）。Synopsys 的工具可以使用命令轻松报告该区域，但在我读过的所有论文中都关心门数。
我的测验是什么是门数以及如何计算它？
我用谷歌搜索并听说门数计算为total_area/NAND2_area。那么，这是真的吗？
感谢您的阅读，请不要因为愚蠢的问题责备我:(。
vhdl - 如何修复 Xilinx ISE 关于敏感度列表的警告？
我用 Xilinx ISE 13.1 综合了我的设计。目标设备是 Virtex 5。然后我遇到了这个警告：
这是我的源代码：
更新：我在我的代码中进行了一些更改，但仍然是这个警告。
mvd_l0 和 mvd_l1 是二维数组，出现在敏感度列表中。我知道我的源代码太抽象了，ISE 可能无法理解。
我尝试使用 Virtex 7（在实验室中不可用）然后没有错误。所以，我的问题是如何解决这个警告？我不能忽略这个警告，因为它可能导致闩锁。