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我正在使用 VHDL 和 Verilog IP开发一个混合 hdl 设计。

如果我的目标 FPGA 供应商尚未选择，我可以使用哪种工具免费仿真和合成它？

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我认为没有任何免费的模拟器可以进行混合语言设计。也许赛灵思 isim 可以做到这一点，但您只能模拟针对赛灵思的设计（请阅读许可协议了解更多详细信息）。

更多免费模拟器：http ://www.sigasi.com/faq/which-free-vhdl-simulator-can-i-use

FPGA 供应商提供免费的综合工具。即：免费，用于较小的 FPGA 芯片。

于 2012-11-29T10:34:15.953 回答
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Xilinx ISIM 当然可以进行混合语言仿真。上次我经常使用它时，有一些限制：我只能将 Verilog 内存模型添加到我的 VHDL 设计的顶层，而不是在子层（代表 SODIMM 模块）中，并且有一些愚蠢的端口连接错误，可能是现在固定的。

避免使用赛灵思 IP，它会模拟供应商中立代码，尽管从技术上讲这可能违反许可协议。

综合后网表可以是任何一种语言，但如果您的内存模型仅在 Verilog 中可用并且您的测试平台是 VHDL，那并没有多大帮助......

于 2012-11-29T11:58:50.017 回答
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伊卡洛斯 Verilog - http://iverilog.icarus.com/

我为模拟混合信号（使用 Spice/Gnucap）创建的代码有一个 vvp_embedded 分支。如果有人有兴趣提供帮助，我可能会尝试集成 VHDL 模拟器。

就我个人而言，我认为 VHDL 是一种糟糕的语言，在很多方面都失败了，所以我通常会避免使用它。

于 2012-12-04T06:38:12.030 回答