问题标签 [synplify]
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verilog - Synopsys Synplify Pro 在使用“``”时综合失败
当我尝试使用这样的构造时，我的合成失败了
晚的：
错误：
如果我为此使用 ISE XST，则合成进展顺利。
使用“Synplify C-2009.06”
有谁知道可能不支持“``”？如何启用它？或者在哪个版本中支持它？
verilog - 两个模拟相同设计的合成——如果在 SET clk 的过程中，有和没有第二个
我在verilog中有两个相同的（通过模拟）触发器过程。
首先是具有异步复位 (CLR) 和时钟 (SET) 的寄存器的标准描述，其中数据绑定到 1：
第二个与上面相同，但第二个 if 条件为 SET 信号：
这两种触发器在仿真中的实现没有区别。但是对于这种情况，verilog 标准是怎么说的呢？这些测试是否应该等同于综合过程之后的网表？
vhdl - 在 Pre-Synthesis / Post-Synthesis 中使用 ModelSim 模拟 VHDL 设计时有条件地使用库
在我的 VHDL 设计中，有一个 16 位的 std_logic_vector。位置 15 中的位当前未使用，合成器 (SynplifyPro) 会抛出警告说该位未使用并将被修剪：
正如合成器所建议的，我添加了 required 属性，并且能够摆脱这些警告。要添加这些属性，我必须包含 Synplify 库：
在文件的顶部，然后定义属性如下：
如果我尝试在 Post-Synthesis 上运行 ModelSim，一切都很好。但是，当我尝试在 Pre-synthesis 上运行 ModelSim 时，它给了我错误：
我相信问题是因为 Pre-Synthesis 模拟不应该使用这个库。事实上，如果我删除它一切正常。我想继续使用 Pre-Synthesis 模拟的原因是它比 Post-Synthesis 快得多。但是，这个问题迫使我继续评论这个库以进行预合成并将其放回合成后？
是否可以使用条件包含之类的东西？
注意：我更喜欢保留未使用的位，因此添加属性以避免修剪对我来说很好。
verilog - 为仿真和综合定义不同的参数值
我正在使用 systemVerilog，并且我有一个包含我的一些模块参数值的包（例如parameter SPI_RATE = 2_000_000;）。有什么方法可以为模拟设置一个值，为综合设置一个不同的值？（我正在使用 ModelSim）。例如，我想要类似的东西：
谢谢！
signals - VHDL，错误信息；有多个驱动程序
我正在创建一个 Alu，这是我的代码。
但我收到此消息错误：
@A: BN321 |在网络 O[0] 上找到多个驱动程序（在视图中：work.alu(arc_alu12)）；如果一个驱动器是常数（真或假），请使用 Resolve Mixed Drivers 选项将网络连接到 VCC 或 GND。
连接1：方向是（输出）pin:s inst:sss.FA1.ss1 of work.semisumador(syn_black_box)
连接 2：方向为（输出） pin:Q[0] inst:selector.sr[0] of PrimLib.latr(prim)
错误 - BN314 :"e:\lscc\diamond\3.12\bin\nt64\alucode.vhd":6:7:6:9|Net O[0] (in view: work.alu(arc_alu12)) 有多个驱动程序
system-verilog - 为什么 SystemVerilog 中的 typedef 不允许有线或信号类型（wor）
在 SystemVerilog 我可以做
但我做不到
我得到“未知的变量声明类型”
似乎，至少在我的 Synplicity 版本中，'wor' 的 typedef 是不允许的。
这是 IEEE1800 规范中定义的限制还是可能是错误？