verilog - Synopsys Synplify Pro 在使用“``”时综合失败

Question

当我尝试使用这样的构造时，我的合成失败了

`define defLOMIC 0 //For example
`define rd(LOMIC) `def``LOMIC

晚的：

wire lod = `rd(LOMIC);

错误：

E   CS231   Unknown macro def   VDF_TOP.v (368) syntax.log (13) 09:14:32 Thu Dec 06 Synthesis Check
E   CS234   expecting identifier immediately following back-quote (`)   VDF_TOP.v (368) syntax.log (14) 09:14:32 Thu Dec 06 Synthesis Check

如果我为此使用 ISE XST，则合成进展顺利。

使用“Synplify C-2009.06”

有谁知道可能不支持“``”？如何启用它？或者在哪个版本中支持它？

Answer 1

'``' 是一个 SystemVerilog 结构。将文件扩展名更改为 *.sv。或使用 -sysv 开关。可能 2009 版本太旧了。