问题标签 [state-diagram]

For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.

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graphviz - 带有自循环的graphviz状态机

我正在尝试使用 graphviz 创建状态机图,但无法很好地显示它。

这是用点语言描述的图:

绘制的图表如下所示:

绘制的图是这样的

我是 dot/graphviz 的新手,你能帮我更好地展示它吗?

目前的主要问题是:
* 从家到家的自循环全部重叠
* BLEADV 和 BLECON 的放置不是很好(优先级较低)

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design-patterns - 必须加入分叉节点吗?UML 状态图

分叉的节点最后一定要加入吗?传出的分叉节点可以有守卫吗?

基本上我想做的是将零钱退还给客户,同时继续洗车。

但是,也许有更好的方法来做到这一点?

UML 状态图

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c++ - 如何防止正交区域转换以进行错误处理

我想使用 Boost MSM 创建以下状态机:

正交区域中具有错误状态的简化 FSM

如果正交状态为“B”,我希望能够阻止Error事件触发转换。AllOk + Error == InError例如,为所有正交状态指定转换会很好。就像是:

但是,我找不到使用 Boost MSM 的方法,也找不到常规的 UML 命名法,这让我觉得我走错了路。

是否有经典的“UML 惯用语”来处理这种行为?

我看到两种可能的解决方案:

  • 设置一个警卫AllOk + Error == InError,检查其他状态是否是B就像这个响应
  • 发送一个更具体的错误(在我的例子中,CouldNotComputePath,因为我正在编写一个机器人),Error如果它没有被处理,则以某种方式将其转换。我不确定该怎么做。
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uml - 状态机图 - 同一对象的两种状态

我正在绘制一个类似于 Git 的情况,您可以在其中一次拥有多个状态的单个文件(即具有分阶段更改和未分阶段更改的文件)。在这种情况下,我有三个主要状态:

  1. 未经编辑的文件
  2. 已编辑/未暂存的文件
  3. 暂存文件

是否可以显示单个文件同时处于状态 2 和状态 3,而无需将所有状态信息复制到另一个状态(即状态 4。暂存和编辑/未暂存的文件)。这是一个简化的图表:

在此处输入图像描述

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sequence-diagram - PlantUml 序列图转状态图

有没有办法自动将序列图转换为状态图?我已经在谷歌上搜索了如何做到这一点,但不幸的是我还没有找到任何东西。

非常感谢您提前。此致。

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uml - 在 SRS 中绘制状态机图的更好单位是什么?

最近,我正在为我的大学项目编写 SRS 文档。当我绘制状态机图时,我对应该绘制哪些部分感到困惑。是为了组件吗?还是上课?

对象的固有状态清楚地显示在状态图中。但是,我的问题是我们如何找到我们应该绘制的状态。那是从组件或类中获得的吗?

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uml - 如何重新排列 UML 状态图中的块

我刚刚创建了一个状态图,现在我正在努力解决块的位置。我的目标是让状态 1、2、4、5 在“下”行中,状态 3 在状态 1 的右侧。

查看我的 UML 代码和附加的当前(左)和想要(右)设计的屏幕截图

UML 代码:

屏幕截图(左:当前右:应该是什么样子)

在此处输入图像描述

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reinforcement-learning - 马尔可夫决策过程中的建模动作使用限制

我有一个带有一定数量状态和动作的马尔可夫决策过程。我想在我的模型中加入一个动作,它只能在任何状态下使用一次,并且在使用时不能再次使用。如何在我的状态图中建模此操作?我想有一个单独的状态并使用 -inf 来获得奖励,但这些似乎都没有奏效。谢谢!

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uml - UML 状态图定义

在状态机图中,动作可以在状态内执行,也可以在转换期间执行?

这个定义是真是假?

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verilog - 我可以知道为什么 EQ=1,但输出没有响应吗?

我正在尝试构建一个由数据路径单元和控制单元组成的有限状态机自动售货机。附加的链接是控制单元,它由 EQ(Equal)、GT(Greater) 和产品的输入组成。当 product 为“1”且 EQ 或 GT 为“1”时,输出将为 out=product。但是,在我的问题中,verilog 代码显示正确的 GT 但不是 EQ。似乎输出在高电平时无法响应 EQ。

我设计的状态图。 状态图

我的 Verilog 代码。Verilog 代码

结果。结果波形