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伙计们，我需要有关如何在 SDK 中将数组/指针传递给 HLS IP 的帮助。我知道如果它是一个标量值，我可以使用 <>_get/set(*Instance) 函数，但是当你想将内存区域作为数组/指针传递时如何做到这一点。我厌倦了以下但没有成功。

IP是：

}

所以我观察到的是，以下行返回 DDR 的基地址，并且从 (基地址 + num) 开始的内存区域没有来自 HLS IP 的修改数据。 

干杯!

我有一个阈值二进制图像，如下所示：

我想在图像中找到所有连接的对象。

该代码将采用输入图像流并给出否。作为输出的连接组件。

我已经在 C 中实现了它，其中存储了矩阵并且可以通过A[][]格式直接访问。但在 HLS 中，图像以流的形式出现，我已将其转换为hls::Mat. 我不确定是否可以对 Mat 执行逐元素操作，以及 mat 是否可以像矩阵一样用于离线操作。

我无法弄清楚如何在 Vivado HLS 中实现 C 代码。

我正在研究 Vivado HLS。我正在通过流读取图像并将其存储在hls:mat. 我想对此执行元素操作mat。mat 真的代表矩阵吗？有没有一种方法可以让我像 Matrix ie 一样访问它A[rows][columns]？

方法A.at<double>(0,0)不起作用。

我正在使用 Zynq 板，其中创建了自定义 AXI 4 lite 从外设，然后从 IP 存储库添加。然后这些块已经成功连接Run Connection Automation。然后成功生成比特流。

进一步推出了 SDK。有一个空白的 C 项目，其中包含用于 ZYNQ PS 的简单代码。此代码已按照 pdf“设计自定义 AXI4 lite Slave Peripheral ”（下图所示）进行了更改。

自定义 AXI 从外设的写入和读取功能

现在 SDK 执行没有任何错误，但是当我在 SDK 监视器上观察地址时，没有数据写入其中（如下图所示）。

我可能哪里出错了，或者我错过了什么？在 Vivado 16.2 上使用 vhdl。

我已经尝试过： -使用 XSDB 控制台处理命令

那里没有变化。

检查 Vivado 地址编辑器以包含相同的基地址xparamters.h

非常感谢你提前..

更新：该xparameters.h文件没有与vivado地址编辑器相同的基地址和高地址。因此尝试将链接器脚本中的“内存区域”从 DDR 更改为 RAM 在此处输入图像描述，

现在，当在“变量”窗口中观察时，当单击“步入”按钮时，我确实得到了预期的值变化，在此处输入图像描述 .. XSDB 控制台输出和内存监视器输出保持不变。

该hardware platform specification文件确实显示了具有正确预期基址和高地址的自定义 AXI lite。在此处输入图像描述

我在我的设计中有实例化 vc707_mb_eth，并希望在源、层次结构和编译顺序旁边的 IP 源选项卡中看到它。但是我在那里看不到IP来源。我应该怎么办？

我尝试但失败的东西 - 尝试通过 IP 目录添加 - 层次结构显示？vc707_mb_eth 左侧

有谁知道如何编写代码（C/C++）在不使用opencv中的puttext函数的情况下将文本放入图像中？我一直在谷歌搜索这个功能很长一段时间，但没有设法得到解决方案。

我正在尝试在 Vivado HLS 中实现连接组件标记算法。这是我正在使用的算法的链接：两遍连接组件标记算法。

我在Vivado HLS中使用3x3 窗口并将该窗口发送到我的连接对象算法函数。此函数根据算法返回单个像素并将其存储到目标图像并在连续像素到来时附加它们。但是，在处理下一个窗口时，它忽略了前一个操作的结果，而算法要求它与前一个输出像素进行比较。

我需要找到一种方法来考虑该像素或更改目标图像本身。

这是我的代码：

连接.cpp

连接器

按照这里的要求是我的main.c

我想在 Vivado HLS 中合成以下代码：

综合此代码后，相应的 VHDL 块如下所示：

这段代码的问题是，如果x不是逻辑 0 即即使它是U或Z ，则regA被分配逻辑 1 。是否有任何其他方法可以重写原始if语句，以便以这样一种方式合成它，即如果x为逻辑 1，则仅将regA分配为逻辑 1？

我目前正在使用 SDaccel（和 Vivado HLS）进行 FPGA 设计。我的设计有几个子组件，每个子组件的延迟（时钟周期）将取决于运行时的输入数据（因此 Vivado HLS 分析窗口无法为我提供准确的延迟值）。如何测量设计中每个组件的时序，以便找出瓶颈在哪里？

我找到了一个 pragma 指令（pragma SDS trace），但我不确定如何使用它来详细了解在执行不同输入期间系统中发生的情况。

Vivado_HLS 中是否有允许这样做的编译指示？如果是这样，我该如何使用它们？

谢谢

我在 Linux 中使用 pcap.h 头文件来解析 pcap 文件。程序正确编译和解析数据包。但是，我想将相同的逻辑放在 FPGA 上，为此我使用 Xilinx Vivado HLS 工具。我在 Xilinx Vivado 中链接 pcap.h 文件时遇到问题。所以，现在我有两个选择： 1. 如何在 Xilinx Vivado HLS 中链接外部库？2.如果1.不可能，我想知道是否可以在不使用pcap.h头文件的情况下解析pcap数据包？