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fpga - 如何在 Xilinx Simulink 中获取数字的绝对值？
我需要在 Xilinx Simulink 中获取信号的绝对值。
我可以使用 mcode 块并编写 matlab 代码来实现它。但是，只是好奇是否有更好的方法。
我对使用 Simulink（Xilinx）非常陌生。Xilinx 库中的 Simulink 中是否有任何 abs 块。
谢谢
fpga - Simulink 中两个复数向量的矩阵乘法
真的有两个问题，但我想让它更具描述性：
我正在实现一个涉及复向量矩阵乘法的调制器：
举个例子：
基本上，我最终需要在 Simulink（Xilinx）中实现这个硬件：
我的问题，如何用复数向量建模矩阵乘法。我的理解是使用Complex Multiplier。但那是只乘以 2 个复向量
如果我必须在一个时钟中乘以 2 个以上的复数向量，这是可能的。
我不期待任何像模型本身这样的答案，但如果有解决问题的可能方法/方向
感谢阅读，基兰
fpga - Simulink 中 Parallel-to-Serial 模块的问题
我正在尝试将来自 DQPSK 解调器（类型：UFix2_0）的输入字转换为串行流。
所以我在 Simulink 中使用 Xilinx 库的 Parallel-to-Serial 模块。
但我无法使用该块，我收到以下错误：
此 System Generator 令牌上的“Simulink 系统周期”设置不适用于设计中使用的速率。
当前设置为：1 合适的设置为：1/2"
我也尝试更改系统生成器的设置，但似乎效果不佳。
任何想法我可能会出错。任何其他方法也会有所帮助。
谢谢
fpga - Simulink 中的整数到二进制转换
这可能看起来重复了我之前的问题。但我认为不是。我正在寻找一种将十进制格式的信号转换为二进制格式的技术。
我打算使用赛灵思库中的 Simulink 模块将十进制转换为二进制格式。
因此，如果输入为 3，则预期输出应为 11（2 个时钟周期）。我正在寻找要串行获得的输出。
请建议我如何做到这一点，或者互联网上的任何指示都会有所帮助。
谢谢
fpga - 在 Simulink 中生成网表时出错
我试图从 simulink 中的简单模型生成网表。我可以运行模拟（使用 sysgen）。
当我尝试创建网表时，它会引发错误：
" * 错误 *
网表生成期间发生错误。在 19 概要文件中使用 ==> xlProcBlockElaborateBMM 时出错 'C:\<..>\timing\synopsis' not found "
所以，我尝试手动创建一个概要文件夹，然后它开始抛出以下错误：
* 错误 *
网表生成期间发生错误。发生 Java 异常：com.xilinx.sysgen.netlist.NetlistInternal: java.io.FileNotFoundException: C:\Kiran\timing\synopsis\synopsis (Access is denied) at com.xilinx.sysgen.netlist.XTable.valueOf(Unknown Source ）在 com.xilinx.sysgen.netlist.Block.fromXTable（未知来源）
我尝试以管理员身份运行 Matlab，但结果相同。如果我在这里遗漏了什么，请告诉我：
所以，这里是配置细节：
Matlab 版本：版本 7.10 (R2010a)
Xilinx 系统生成器版本 12.2
我在 Xilinx 论坛中没有找到任何解决方案，所以我将其发布在这里。
谢谢
gnuradio - USRP2 中的串口监控工具
我正在研究 USRP2 并想阅读调试消息。后端有一个串口。
我连接了一个标准的 USB 到 3.3v 电平的串行转换器。但我不确定，使用哪个工具来阅读消息。
根据规范，我可以读取 230400 波特的调试详细消息。
我们可以在 Windows 中使用超级终端吗？任何 3rd 方工具或 Linux 中的任何工具也会有所帮助。
谢谢
gnuradio - USRP2 溢出问题
我正在尝试从 gnuradio-companion 捕获 wlan 样本。我已使用以下内容配置了 USRP 源：
- Ch0 增益 = 50dB
- 设备地址：192.168.10.3
- 中心频率：2.437GHz
- 采样率：11M
但是，当我执行模型时，我会在控制台收到溢出消息。任何提示配置是否适合收集样本？
这是附加的模型：
simulink - 用于 Xilinx Co 仿真的系统生成器配置
我正在使用 2012a 或 2011b 以及 System Generator 13.1 在 simulink 中进行协同仿真。在为要加载到 zynq fpga 的硬件构建库块时，我将系统生成器配置为“硬件 Co-Sim”，通过此步骤一切正常。但是，在仿真的simulink/pc端，我还没有找到任何关于如何配置的好资源。 我是否正确假设它也应该设置为硬件 co-sim 而不是其他设置（HDL 网表）或类似的东西？
目前，系统似乎可以正常加载块，但是缺少 jtag 库，不确定这是 sysgen 问题，还是软件版本问题。我的理解是 sysgen 在 2012a 仍处于测试阶段。
提前致谢。
fpga - Xilinx 系统发生器脉冲压缩
我正在使用 Spartan 6 的 HW Cosimulation 制作用于雷达脉冲压缩的系统生成器模型。
在互联网上，有三篇研究论文与我想找到的很接近。
您可以在研究论文中看到模型。
两个使用 FIR 滤波器进行时域压缩，第三个使用 FFT 进行频域压缩，但我无法完成整个模型并使用 Core gen 生成 FIR 或 FFT。
那么有人可以帮我实现这个模型吗？否则，如果有人以前研究过它并且可以向我提供模型文件，那将非常有帮助。
PS。我几乎完成了时域模型，但我不知道如何找出 FIR 滤波器的系数。
谢谢你。焦急等待回复。
三篇研究论文的链接在另一个我问过同样问题的网站上。希望管理员不要反对。 http://forums.xilinx.com/t5/DSP-Tools/Pulse-Compression/mp/404871#M7586
matlab - 使用 Digilent Atlys FPGA 的硬件联合仿真很慢
我正在使用 DIGILENT 的 Atlys FPGA 板进行图像处理，但我面临一个问题，即当我使用 Black box 进行软件联合仿真时，我很快就会得到输出，即在 1 分钟内，但是当我生成硬件联合仿真模型时并用于硬件联合模拟输出我需要很长时间 20 到 30 分钟。为什么是这样？以及如何克服这么长的时间？