问题标签 [riscv]
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cpu-architecture - RISC-V 与其他 ISA 的区别
有人可以向我解释（RISC 与 CISC）与 RISC-V ISA 之间的巨大差异吗？我在互联网上找不到 CISC 和 RISC-V 之间的任何相关区别。
riscv - 什么是 RISC-V，它与以前的 RISC 架构相比如何？
什么是 RISC-V？为什么创建它？与以前的 RISC 架构相比，它有哪些改进？
（这意味着要成为 StackOverflow 上 RISC-V 的 wiki。）
compiler-construction - RISC-V指令集中的FENCE指令是什么意思？
在浏览 RISC-V ISA 时，我在内存模型部分看到了一条指令（FENCE 指令）。究竟是什么意思？
security - 为了加密安全，RISC-V 指令执行持续时间是否标准化？
一些加密函数需要一致的执行持续时间以避免定时攻击。我读到这些针对 x86 的函数很难编写，原因可能包括 ISA 的模拟性质和无序处理。因此，防止对 x86 的计时攻击并不容易，因为它取决于任何给定时刻的复杂和/或未知因素。
在标准 RISC-V 内核中，指令时序相对于彼此是否可预测地一致？如果标准内核具有无序处理或基本 ISA 的专有实现，该怎么办？
riscv - Rocket core实现了RISCV的RV64G版本？
我想知道，哪个版本的 riscv ISA 是发布的能够实现的火箭核心。
由于它支持双精度浮点，我可以安全地假设它是 RV64G 版本。
riscv - Rocket core的fsim verilog和Zedboard verilog代码查询
有人可以帮助解释从火箭核心的 fsim 目录生成的 verilog 代码（Top.DefaultFPGAConfig.v，使用提供的默认 conf 文件）和 Zedboard 文件夹中的 verilog 代码（Top.DefaultFPGAConfig.v）之间的区别? 它们或多或少大小相同，除了一些我不太明白背后原因的变化外，它们看起来很相似。
我正在尝试在 virtex 7 FPGA 而不是基于 Zynq 的板上合成它，但我只是想帮助了解这两种来源之间的不同之处。
此外，是否有人合成了 fsim verilog 代码并在 FPGA（非基于 Zynq）上使用测试平台运行它？
riscv - riscv 火箭核心上的内存映射 I/O
如何在火箭上进行未缓存的内存访问？有没有办法指定内存映射的哪些区域应该启用或禁用缓存？
我在任何文档中都找不到任何关于此的内容，但如果我忽略了某些内容，我很乐意收到指向此文档所在位置的链接。
阿斯比约恩
compilation - FCVT.WU.D 浮点指令会引发哪些异常
如果指令fcvt.wu.d接收到负的双精度浮点值作为其输入会发生什么？操作的输出是什么和/或它会引发哪个异常（它是否无效）？
toolchain - riscv-tools 设置要求？
我对RISCV软件工具感兴趣，对linux和工具链有一定的了解。我想在运行 ubuntu 14.04 - 32 位的系统上设置 riscv-tools。我尝试了 github 中给出的步骤，但构建失败。这个版本有什么基本要求吗？
错误日志：
riscv - 如果将 QNaN 和 SNaN 作为输入应用到浮点移动指令 (FMV.XS)，可能的输出和异常可能是什么
如果将 QNaN 和 SNaN 用作浮点移动指令 (FMV.XS) 的输入，那么 RISC-V 32 位实现的可能输出和异常可能是什么