有人可以帮助解释从火箭核心的 fsim 目录生成的 verilog 代码（Top.DefaultFPGAConfig.v，使用提供的默认 conf 文件）和 Zedboard 文件夹中的 verilog 代码（Top.DefaultFPGAConfig.v）之间的区别? 它们或多或少大小相同，除了一些我不太明白背后原因的变化外，它们看起来很相似。
我正在尝试在 virtex 7 FPGA 而不是基于 Zynq 的板上合成它，但我只是想帮助了解这两种来源之间的不同之处。
此外，是否有人合成了 fsim verilog 代码并在 FPGA（非基于 Zynq）上使用测试平台运行它？
fpga-zynq repo 中包含的 verilog 应该与同一配置在rocket-chip 内的 fsim 中生成的相同，因为它是这样生成的。如果您使用更新版本的凿子或火箭芯片来重新生成verilog，您可能会得到稍微不同的verilog。这只是在 chisel 本身更新时不经常提交 fpga-zynq 的情况。chisel 的一些更新调整了其内部通道，因此有时会导致 verilog 输出略有不同。
我们尚未在非 Zynq FPGA 上测试 verilog。verilog 本身并不是那么专业，所以我预计将它安装到 Virtex 7 上的大部分痛苦都会与它进行交互。我肯定会看看 Rocketchip_wrapper.v 以了解 Rocket-chip 期望的外部连接。