问题标签 [iverilog]

我用谷歌搜索了错误，但没有发现任何有用的信息。Verilog 代码：

该ShadyTask.v文件包含：

我制作了 JK FF 的原语。然后我制作了一个模块并在其中使用了原语。我还编写了一个测试台来执行此代码。我经常在第二行遇到语法错误。

我放弃。

我有一个 verilog 模块，其中包含很长的输入和输出列表。

我正在尝试为此模块编写一个测试台。是否有一种聪明的方法可以将参数作为数组提供。大约一半的参数是输入，另一半是输出。基于我有限的verilog经验，我试图做这样的事情。

我希望变量“inputs”充当一个包含所有输入的数组，并且“outputs”也将这样做。

我还希望能够将所有输入设置为随机

有没有办法在 Verilog 中做到这一点，还是我必须手动初始化所​​有变量？

每当我编译此代码时，都会出现以下错误。

错误

我有一个用于加法器模块的简单测试台，但输入错误：

它显示xxxxxxxx.

谁能解释为什么它不显示4，而是显示x？

尝试对具有代表 HCT 设备的延迟的 74245 进行建模。

我发现我在指定块中提供的时间没有得到遵守。

我添加了一条额外的路线 A->C（不是我的原始设计的一部分）来说明延迟可以工作，只是表达式中没有条件，即其他延迟都无效。

如果我在分配上放置延迟内联，那么这总是受到尊重。

我的代码在这里：https ://www.edaplayground.com/x/hDa

有任何想法吗？

我是菜鸟。

我正在用 Verilog 创建一个模拟。

我有一个内存模块，加载了像这样的 MIPS 指令......

内存模块将指令输出到“控制”模块的输入端，该模块有以下信号：

RegDst、跳转、分支、MemRead、MemtoReg、ALUOp、MemWrite、ALUSrc、RegWrite

将为加载内存模块的受支持指令列表生成信号值。add,addi等指令

我如何知道给定指令的信号是真还是假？

这是有问题的示例行为 Verilog 代码

伊卡洛斯 Verilog 给了我

但是，根据这个网站（以及我正在学习的 FPGA 课程的讲师），

如果 number 小于 size 常数，那么它将用零填充到左侧。如果指定数字的最高有效位具有未知 (x) 或高阻抗 (z) 值，则该值将用于向左填充。

在这种情况下，输出应该是ZZ而不是0Z. 我很确定这是由于规范的变化（可能是ZZ在 Verilog 1995 和0ZVerilog 2001 中，或其他），但是导致每种行为的标准是什么？我曾尝试在线搜索规范，但它们似乎不是免费提供的，例如需要购买或订阅的规范。

作为奖励，我在哪里可以找到 Verilog 各种规格的变化摘要？

我的代码是：

这不是声明输入输出的正确方法之一吗？但是为什么 Xilinx vivado 2017.4 webpack 版本显示

端口 rd_data 未定义

为什么会这样显示？我哪里错了？我可以设计代码

但是第一个编码设计有什么问题？

有人请看一下我的代码并解释为什么我会收到这些错误。我是iverilog的新手。这是一个项目

Power_ALU.v:13 error: Unable to bind parameter 'select' in 'Power_ALU_tb.ALU8'

Power_ALU.v:13 error: Cannot evaluate genvar conditional expression: (select)==('sd0)

第 13 行是 //INCREMENT 下的第一行

这是我的代码