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如果您阅读了我的另一个问题，您就会知道我在这个周末花了一个 6502 CPU 仿真器作为编程练习。

CPU 模拟器大部分是完整的，从我有限的测试来看似乎相当准确，但是它运行得非常快，我想将它降低到机器的实际时钟速度。

我当前的测试循环是这样的：

如您所知，每个操作码都需要特定的时间才能完成，因此在倒计时 CPU 周期时钟之前，我不会运行下一条指令。这提供了操作码之间的适当时间，只是整个事情运行得很快。

目标 CPU 速度是 1.79mhz，但是我想要解决时钟问题的任何解决方案，以将速度保持在 1.79mhz，即使我增加了复杂性，所以我不必调整它。

有任何想法吗？

我的 DAC 内部时钟为 48khz，我需要从一个同样为 48khz 但时钟来自不同来源的流中提供它。

这两个源会随着时间的推移而漂移，并且两者之间的任何缓冲都将不可避免地上溢或下溢。

不幸的是，没有可用于源的速率控制机制。

如何最好地处理这个问题？

复制或扔掉偶尔的样品来补偿是否可以接受？我估计每约 70k 个样本 1 个样本，差异为 30ppm。

可以使用寄存器的增量（在循环中）来确定（有效）时钟速率吗？我很自然地认为它可以，但有人评论说 Cpu 可能会植入超标量技术，使这种计算变得无用。另外有人告诉我，CPU 上的寄存器的递增可以在不到一个时钟周期内完成。

是真的吗？

我的波特率应该是 115200，但它是 892.9

我已经确认我的 cclk 运行在 100MHz。

我用 Kunil (uart_interrupt_demo) 的示例项目中的代码替换了 UART 初始化代码：

它有效！

我必须通过，看看我做错了什么。我怀疑寄存器设置的顺序是关闭的。

我是计算机体系结构和设计的新手。我的问题是一个高级程序指令集一个接一个地在 CPU 中执行。在执行这些指令时，它是否甚至涉及操作系统指令作为开销？例如：如果在 2 GHz 处理器中，有 2*10^9 条指令可以在 2*10^9 时钟周期内执行。那么操作系统总是每秒执行大约 1*10^9 条指令。这种开销是否总是存在，并且只有另外 1*10^9 指令可以免费执行以供其他自定义计划程序执行？

这是否意味着操作系统应该始终执行尽可能少的指令，以便它可以容纳更多要执行的其他程序？

是否有一些 API/库为此？我有一个 ATI Radeon 9000 系列显卡，我需要在 Windows 启动时降低它的核心/内存时钟（我想为此做一个小服务，但我以前从未这样做过）。

我知道这是可能的（因为 RivaTuner 以某种方式做到了）但我只是还没弄清楚怎么做。

可以指出一些资源/书籍/示例吗？

谢谢。

我试图将我的头脑围绕在组合逻辑和行为逻辑的混合中。我有带有 4 个 LED 和 66 MHz 时钟输入的小型 FPGA。这个想法是让其中两个发光（一个上升，一个下降），另外两个闪烁。所以我想出了以下代码：

我不想使用供应商特定的 DCM，因此具有 66MHz 时钟的简单位加法器可以发挥作用。也许整个设计首先是错误的（例如，我可以使用两个时钟分频器并简单地翻转两个寄存器来实现（几乎）相同的事情），但我遇到了这种让我想知道的情况。 ..

从普通软件开发人员的角度来看，连续分配中的某些部分似乎是多余的。例如，可以使用一个额外的寄存器，因此看起来执行的工作更少。例如：

我试图深入研究上述两种方法的合成器报告差异并查看 HDL 原理图，但对于像我这样没有经验的人来说，它太复杂了。

毫无疑问，综合工具很好地优化了组合逻辑，但假设右手边的表达式非常复杂，成为单行等，有没有办法说这样的话？

或者这样做是否有意义？如果不是，在这种情况下引入寄存器以简化行为部分是否有意义？我相信至少有一些规则或经验。任何帮助表示赞赏。

我有一个嵌入式系统，启动时显示如下：

时钟频率（Crystal/Core/MPU）：12.0/400/1000 MHz

谁能解释一下这三个时钟频率之间的差异。处理器为 ARMv7、OMAP3xxx

CPU处理指令与石英晶体的振荡频率之间，我的理解似乎存在差距。CPU 的频率究竟如何影响程序运行的速度？时钟频率与给定时间内处理的指令数之间是否存在关系？

示例：mov R0, #1。假设这条指令需要一个时钟周期，这是否需要晶体的一次振荡，或者它不会像那样工作？

我发现许多 RFC 说：

必须使用 90 kHz 的时钟速率。

但我没有得到这个的根本原因。