问题标签 [chisel]
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chisel - 在运行时将 arg 传递给测试台
我对 CHISEL 比较陌生。
CHISEL 测试台是否可以在运行时接收传入的 arg？例如， sbt run --backend c --compile --test --genHarness --dut1
--dut1 旨在作为 arg 被测试台接收。它将用于确定要实例化哪个 DUT。
chisel - 检查或可视化 Chisel 节点的图形
我想使用Chisel从我拥有的 XML 格式的 if-then 语句树（PMML 决策树）生成电路。简单的拆分像
是人类可读的，任何复杂的表达式都可以在测试套件中使用特定值进行评估。但是，由于我将从大型 XML 文件以编程方式生成嵌套拆分，因此如果我可以检查由 Chisel 生成的电线树，以确保它具有相同的结构，将会有所帮助。
我原以为我可以通过Node'sinputs和consumers字段检查图表。使用上面的示例，我会认为
会向我展示代表when ... otherwise拆分和连接的中间节点，我可以从to或 from to:=遵循这些节点。但是，所有这些调用都返回空的 ArrayBuffers。当我在测试框架中运行类似的电路时，它的评估结果是正确的，所以当我在 REPL 中检查它时（或者我正在寻找），大概测试框架正在调用一些函数来构建尚未调用的图在错误的领域）。我需要做什么才能查看图表数据？x1yyx1
我本可以问是否有任何工具可以从 Chisel 接线或 Verilog 输出生成示意图。但是，我更愿意亲自处理数据，以便可以使用它做更多事情（生成 SVG 文件，或者将其转换为 GraphML 并使用强制导向的图形查看器......）
chisel - 更新位向量的单个位
CHISEL 是否只允许更新位向量的一位？我想做类似的事情：
但编译器给出以下错误：
在 CHISEL 中是否有更好或更合适的方法来做到这一点？
chisel - 创建我的第一个自己的项目
按照第 6 章的教程，我尝试创建自己的第一个项目。我用两个文件创建了我的目录“first”：build.sbt 和 first.scala（正如教程中描述的那样，我只是为我的项目使用了另一个名称，“first”而不是“hello”）。但是，当我键入以下命令时：
我有这个错误：
怎么了？先感谢您。
弗朗切斯科
scala - chisel/scala 中的 clk 事件
前段时间我写了一个vhdl代码来描述一个D型触发器。一段代码是：
如何实现以下条件
用scala / chisel语言？
scala - 用凿子包裹 Verilog 代码
是否可以将一些 verilog 代码包装到 chisel/scala 代码中？如果是，我该怎么做？我需要在凿子中使用一些verilog模块。
谢谢你
弗朗切斯科
scala - 凿子同步读内存
我正在尝试使用以下凿子为具有同步读取的内存生成verilog
但是，这会生成带有此的verilog
为了让凿子生成在 always 块内读取内存的verilog，我做错了什么？
chisel - Chisel 是否应该生成 verilog 测试台逻辑？
我有以下测试代码并使用 --genHarness 调用 chiseMain。Verilog 是为线束生成的，但它不包含来自 Tester 类的任何逻辑。关于为什么我没有得到我期望的逻辑的任何想法？我正在使用凿子 2.10。
代码：
生成的 Verilog：
hardware - For循环没有在凿子中展开
我试图了解我们如何从凿子中的“for”循环中生成 verilog 代码。通常，verilog 代码用于展开主体的次数与循环进度一样多，但在 chisel 中它只展开一次。
上述程序对应的verilog代码为：
如果有人能说出 for 循环是如何工作的，那将非常有帮助。