hardware - For循环没有在凿子中展开

Question

我试图了解我们如何从凿子中的“for”循环中生成 verilog 代码。通常，verilog 代码用于展开主体的次数与循环进度一样多，但在 chisel 中它只展开一次。

val io = new Bundle {

    val a = UInt(INPUT, 2)

    val output = UInt(OUTPUT, 2)
  }

    io.output := UInt(0)

    for(j <- 0 to 4){

      io.output := io.a
    }

上述程序对应的verilog代码为：

module LutSimpleALU(

    input [1:0] io_a,
    output[1:0] io_output
);

   assign io_output = io_a;

endmodule

如果有人能说出 for 循环是如何工作的，那将非常有帮助。

Answer 1

你的 for 循环对每次迭代都做同样的事情。您没有在任何地方使用“j”迭代器变量，因此它扩展为：

io.output := io.a
io.output := io.a
io.output := io.a 
io.output := io.a 

这里的语义是最后一个作者获胜，因此“io.output = io.a”的最后一条语句将是最终值。实际上，前面的三个语句没有任何意义，因此将从图中删除它们。