是否可以将一些 verilog 代码包装到 chisel/scala 代码中？如果是，我该怎么做？我需要在凿子中使用一些verilog模块。
谢谢你
弗朗切斯科
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您将需要查找 BlackBox 构造（https://chisel.eecs.berkeley.edu/2.2.0/chisel-manual.pdf），看看是否能解决您的问题。
BlackBox 将让您描述 Chisel 如何与您的 Verilog 代码交互。然后，将 Chisel 设计编译为 Verilog。一旦您拥有 Chisel 的输出 Verilog，您必须手动将您的 Chisel Verilog 设计连接到您现有的 Verilog 代码。
于 2014-06-12T22:47:50.683 回答