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我正在尝试使用旧版本的凿子构建代码。到目前为止，我已经能够拉取源的旧版本（2.3）并将其制作成一个 .jar 文件，我放置在源目录和 .ivy/cache 目录中，并将“build.sbt”文件编辑为添加一行： libraryDependencies += "edu.berkeley.cs" %% "chisel" % "2.3-SNAPSHOT"

但是当我做 sbt run 我得到：

任何帮助，将不胜感激。谢谢

我刚刚开始使用 Rocket 芯片作为我团队新项目的一部分。我已经成功下载了 Rocket 芯片生成器，按原样编译并使用了一些自定义配置，并且运行良好。

但是，上面列出的工作是在我的个人桌面上完成的，在访问网络代理时没有问题。然而，在我的工作中，有很多限制让事情变得困难，其中之一是我无法构建任何火箭项目，因为 sbt 无法解决构建依赖关系。它总是以无法访问某些代理并且无法下载工具依赖项的消息结束。

我尝试手动下载并安装 sbt、scala 或 chisel，然后重试构建，但仍然失败。

有没有办法手动下载火箭构建的所有先决条件，然后在没有任何在线访问的情况下构建它们？（换句话说，离线。）

未解决的依赖关系如下。

我已经安装了 riscv 工具链，并使用https://github.com/ucb-bar/rocket-chip的 master 分支中的 rocketchip 生成器源使用默认配置生成了 verilog 源。

我希望了解凿子源，以便我可以尝试对凿子源进行修改，但我不确定我应该如何开始。例如，在 src/main/scala/TestConfigs.scala 文件中 - 第 87 行有以下代码 -

我很好奇为什么 COMPARATOR_PREFETCHES 被允许作为一个案例，我试图弄清楚什么是“允许的”以及在哪里可以看到这些“定义”。

朝着正确的方向推动是值得赞赏的。

我指的是以下链接， https ://github.com/ucb-bar/zscale/issues/1， 它表示 zscale 可以从 Rocket-chip 生成器构建，只是具有不同的构建选项。

make CONFIG=ZscaleConfig MODEL=ZscaleTop verilog" instead.

但是，从https://github.com/ucb-bar/rocket-chip.git存储库中，我在正确的目录中找不到这样的配置“ZscaleConfig”和 ZscaleChip.scala。我找到这些配置和文件的唯一地方是以下存储库。 gitlab.cs.fau.de/osek-v/osek-v/tree/a3c9431ee20f94bf2826251680de61b8d640b02d

不幸的是，存储库似乎有些过时，并且由于未解决的工具依赖关系（各种代理似乎已死）而无法正确构建。

从 scala 构建 ZScale 核心仍然是获取 verilog 文件的有效方法，还是下载和使用 VScale 的唯一方法？如果可能的话，我想从 scala 构建，因为它支持许多更强大的功能，例如更改高级语言的配置或不需要 VCS 运行测试的 C 模拟（RTL 模拟）。

谢谢大家。

While following the tutorial on the Chisel official website for installation, I came to the point where I should test if the installation was done correctly. Doing so yields this error:

There is another question regarding the same problem here, where the suggestion to add SHELL=/bin/bash to the Makefile is made. That did not work for me. Another suggestion is to remove set -e -o pipefail: this suggestion actually works but is it OK to remove that option? what does it do?

Edit_1:

I have installed sbt and added its path to the PATH variable.

But still I am getting this error when running make Parity.out

If I edit this part of the file suffix.mk:

By deleting the -o option in the set -e -o pipefail it works, I get the PASSED and [success] message after running $ make Parity.out. So what is going on?

Edit_2:

It is working fine now after I added the SHELL=/bin/bash to the Makefile, so it was first a problem of not having sbt as Nathaniel pointed out then editing the Makefile to include SHELL=/bin/bash.

我知道对于 Chisel3 的 <> 和 := 运算符的支持/含义/使用，用于批量连接信号组存在一些争论。

有人可以提供，或指出我一个很好的参考：

• 每个人到底做了什么
• 我什么时候应该使用一个而不是另一个

如何使用 Chisel 编译器生成的 C++ 文件？文件对此不清楚，还有其他来源可以指出吗？我对此一无所知，特别是我不懂C++。

例如，对于一个简单的加法器电路Adder.scala，我将获得以下与仿真器相关的文件 ：Adder.cpp、Adder.h、Adder-emulator.cpp、emul_api.h和. 我可以通过运行来编译emulator.hsim_api.h

这会生成a.out在终端中运行的输出，生成另外三个文件，我不知道它们是什么。 00003710.cmd,00003710.in和00003710.out.

我是 RISC-V、Rocket-Chip 和 Chisel 的新手，并且一直在寻找教程和文档，以帮助我学习编写 Chisel 代码。它似乎散开了，新的点点滴滴滴入其中。我将用我的清单回答这个问题，你发现了什么？

在编写 Chisel 代码时如何在生成的 Verilog 代码中将复位信号添加到灵敏度列表中，例如下面的 D 触发器代码：

将生成一个 Verilog 代码，如下所示：

如所见，重置与时钟同步，如何编写 Chisel 代码以生成如下内容：

其中复位信号在灵敏度列表中，因此是异步的。

编辑： 正如 chrisvp 所指出的，这里有另一个问题，这里有凿子用户谷歌组的讨论

我正在使用 RISC-V 我想自定义磁贴中的内核数量。

我应该修改哪个凿子文件？