我正在试验 zynq 7020 和 Vivado 2016.1。到目前为止，尝试本教程http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html有效。（使用 AXI DMA 和 AXI4-Stream 数据 FIFO 的简单示例）
使用 2 个 fifo 扩展此示例也以相同的方式工作。所以在 sdk 中使用“XPAR_AXIDMA_0_DEVICE_ID”和“XPAR_AXIDMA_1_DEVICE_ID”是有效的。
使用这只是一个学术例子，有些毫无价值。使用 2 个 FIFO 的意义是将输出组合为浮点 IP 或类似的东西。
我的问题是如何在 sdk 中以正确的顺序填充足够快和同步的内容？
举个简单的例子：用数字填充两个 FIFO [1 2 3 4 5...] 将它们与浮点 IP 读取结果相加 [2 4 6 8...]