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我对 Zedboard 很陌生。我正在用 VHDL 编写一个计数器，并尝试在 Zedboard Zynq 7000 XC7Z020-1 CSG484CES EPP 上实现它。

当我分配引脚时，我想要一个时钟。但是将“clk”分配给用户开关似乎是错误的。于是我查了一下文件ZedBoard_HW_UG_v1_1.pdf。

在第 2.5 章中，它说：

EPP 的 PS 子系统使用一个专用的 33.3333 MHz 时钟源 IC18，Fox 767-33.333333-12，带有串联终端。PS 基础架构可以为 PL 系统生成多达四个基于 PLL 的时钟。板载 100 MHz 振荡器 IC17，Fox 767-100-136，为 bank 13 引脚 Y9 上的 PL 子系统时钟输入供电。

但是当我分配NET "clk" LOC = Y9; ，好像不行！我找不到 clk 在哪里！应该有一个按钮或我可以控制的东西，对吧？

警告是这样的：

PhysDesignRules:2452 - IOB q<1> 要么不受限制 (LOC) 到特定位置和/或具有未定义的 I/O 标准 (IOSTANDARD)。这种情况可能会严重影响设备，并且会导致比特流创建错误。应该通过正确指定引脚位置和 I/O 标准来纠正它。

每个引脚都有这样的警告。这是我的 ucf 文件：

我在哪里可以找到解释我需要做什么的文件？如果 Y9 是时钟的正确选择，我怎么知道上沿已经到来？因为没有我可以操作的按钮？非常感谢！！！

如上所述，在 Zedboard 上使用 FreeRTOS+LwIP 时遇到问题，该板刚刚崩溃并需要电源重置。我认为这与网络连接有关，我有两个，一个用于传入流量，一个用于传出，都连接良好，但是数据似乎有点奇怪。

这是我用来从 PC 接收数据的功能：

这是传出的：

我尝试将其更改为每次调用发送较少量的数据，因为我想知道尝试一次发送大量数据是否会导致问题（希望每次发送 900kb+）。但是无论如何行为似乎都是一样的，它会开始正常，接收到数据，然后它会冻结，通常是在发送数据的中途，直到最后我的 PC 上的客户端代码由于无响应而在写入命令时失败网络连接（或类似的东西）。

所以我只是想知道是否有什么明显的我做错了？

我想在 Zynq 上设计一个基于 Linux 的固件，它可以支持 ac 程序的板载编译然后执行它。所以我需要一个用于 arm 架构的编译器，但我怎么能真正做到呢？这样做真的可行吗？或者我在尝试这样做时会遇到什么问题？

如果有人可以在这里为我提供帮助，我将不胜感激。

我对zedboard很陌生。

我有一个大项目，它有几个分层的 makefile。我想将项目导入xilinx SDK，构建，生成elf文件，加载到Zedboard zynq 7000 xc7z020clg484。或者，将项目加载到 ARM 内存中，构建它并执行它。

我尝试了导入-> 现有项目，但它似乎不起作用。我仍然无法构建它。

有什么办法可以做到这一点吗？

我正在学习vivadoHLS，教程u871已经介绍了如何使用HLS，并优化了我的C/C++代码。但我想知道如何将它们加载到我的板上 zynq 7020 中，让它在板上运行。

我要实现的是：主机（板载CPU）调用PL（FPGA）进行计算，并将参数发送给PL，然后PL将结果发送回CPU。

例如，C 中的一个函数：add(int* a, int* b)，它将分别添加 a[i] 和 b[i] 并返回一个数组int* 结果。，通过HLS，我可以展开for循环，这样计算起来会更快。CPU将a和b的地址发送给PL，PL计算，并将结果地址发送回CPU。

在本教程中，它只介绍了如何使用 HLS，没有解释如何通信 PL 和 CPU，或者如何将它加载到板上以便它可以在板上运行。

请推荐一个教程或告诉我在哪里学习它，非常感谢！！

我最近在我的大学报读了微电子课程，我买了一块Zybo Zynq -7000开发板。我已经用 VHDL 语言开发了不同的应用程序。现在我想使用 USB 和 VGA 连接器，所以我需要从硬件设计的角度使它们可用。我已经阅读了很多关于如何使这些连接器外部连接的教程，但到目前为止我已经取得了任何成功。我知道这些连接器已经连接到内部 ARM，但正如我所说，我无法将它们放在外部并将它们与 VHDL 代码一起使用。

如果我不能自己做，我将不得不手动将一个额外的 USB 端口连接到数字 PMOD 连接器，但这会非常令人沮丧，因为我想学习使用电路板自己的连接器。

谢谢您的帮助。

我需要与 Xilinx ZC706 板兼容的 android 源代码。请给我一个存储库的链接，我可以从那里下载。任何版本都可以。

任何建议也将受到高度赞赏。

萨萨尔

我有一个关于 FPGA 技术的小型演示。我的问题是：如果您的 FPGA 有 85k 个逻辑单元，这是否意味着它可以同时运行 85k 个操作？

我想要实现的是用一些关于 FPGA 技术或事实的疯狂图解事实来震惊观众。现在很少听 FPGA 的人，所以我想给他们留下深刻印象。

我正在寻找一种将一些数据从我用 C 语言编写的软件应用程序发送到 Zynq 的 AXI-Stream 接口的方法。就像是

我在 Arm 部分上运行 Linux，现在我想将它连接到可编程逻辑部分。

是否可以在用户在 SoC 原型板上设计的系统上运行 OpenCL？更具体地说，我有一个具有双 ARM 内核和可编程逻辑 (PL) 区域的 ZedBoard (Xilinx Zynq)。如果我自己设计一个简单的系统，它在逻辑区域中实现了视频处理加速器、ARM 内核和 AXI 互连，我需要做什么才能为这个简单的系统提供 OpenCL 支持？（在这个简单的系统中，ARM 内核可以是“主机”，视频处理加速器可以是“设备”）。

我是一名学生，我只有一些关于 OpenCL 的基本知识。我已经研究了我的问题，结果只是让自己感到困惑。为 SoC 提供 OpenCL 支持需要做哪些事情？我知道这可能是一个大项目，但我需要一个从哪里开始以及如何进行的指南。