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我对 Zedboard 很陌生。我正在用 VHDL 编写一个计数器，并尝试在 Zedboard Zynq 7000 XC7Z020-1 CSG484CES EPP 上实现它。

当我分配引脚时，我想要一个时钟。但是将“clk”分配给用户开关似乎是错误的。于是我查了一下文件ZedBoard_HW_UG_v1_1.pdf。

在第 2.5 章中，它说：

EPP 的 PS 子系统使用一个专用的 33.3333 MHz 时钟源 IC18，Fox 767-33.333333-12，带有串联终端。PS 基础架构可以为 PL 系统生成多达四个基于 PLL 的时钟。板载 100 MHz 振荡器 IC17，Fox 767-100-136，为 bank 13 引脚 Y9 上的 PL 子系统时钟输入供电。

但是当我分配NET "clk" LOC = Y9; ，好像不行！我找不到 clk 在哪里！应该有一个按钮或我可以控制的东西，对吧？

警告是这样的：

PhysDesignRules:2452 - IOB q<1> 要么不受限制 (LOC) 到特定位置和/或具有未定义的 I/O 标准 (IOSTANDARD)。这种情况可能会严重影响设备，并且会导致比特流创建错误。应该通过正确指定引脚位置和 I/O 标准来纠正它。

每个引脚都有这样的警告。这是我的 ucf 文件：

NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "q[6]" LOC = T22;
NET "q[5]" LOC = T21;
NET "q[4]" LOC = U22;
NET "q[3]" LOC = U21;
NET "q[2]" LOC = V22;
NET "q[1]" LOC = W22;
NET "q[0]" LOC = U19;

NET "d[6]" LOC = G22;
NET "d[5]" LOC = H22;
NET "d[4]" LOC = F21;
NET "d[3]" LOC = H19;
NET "d[2]" LOC = H18;
NET "d[1]" LOC = H17;
NET "d[0]" LOC = M15;
NET "clk" LOC = Y9;
NET "clr" LOC = T18;
NET "alm" LOC = U14;

我在哪里可以找到解释我需要做什么的文件？如果 Y9 是时钟的正确选择，我怎么知道上沿已经到来？因为没有我可以操作的按钮？非常感谢！！！

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您需要将 IOSTANDARDs 添加到您的 ucf 文件中。完整的引脚列表和约束列在主 ucf 文件中

例如引脚 Y9 需要 LVCMOS33。

于 2015-04-19T07:24:58.793 回答