问题标签 [system-verilog]
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verilog - 系统verilog：包对象的实例化
我有一个包，其中声明了类param0和param1。有人可以解释一下为什么这些类的实例化
应该在顶部模块上完成，而不是直接在包本身内完成？
我之所以想在包里面做是为了在类param0里面使用类的一些参数param1。
verilog - 将位/逻辑向量的 SystemC 结构安全地转换/转换为单个位/逻辑向量
我正在将代码从 SystemVerilog 移植到 SystemC。SV 很容易将位/逻辑的打包结构解释为单个位/逻辑向量。例如：
但是对于 SystemC 和使用 sc_lv<> 模板，由于类型不匹配，这会导致编译器错误。
有没有一个很好的 SystemC 支持的方法来做这个等价物？我可以想到潜在的解决方案，但它们并不优雅或简洁，而且我不确定 c 风格的指针转换是否安全/正确。
unix - 在 Makefile 的 vcs 选项中包含目录
我正在制作一个 makefile 让我给你快速查看
vcs 是工具，+incdir+<dir_path>是语法
当我做+incdir+${$@_${seed}}它不工作
${seed}是我在 makefile 开始时定义的变量
问候， 维奈
c++ - 如何在 C++ 中实现多维关联数组？
我正在将一些 SystemVerilog 移植到 SystemC/C++ 并且遇到了多维关联数组的问题。考虑在 SV 中声明这个数组。
我知道一维关联数组可以使用映射，二维数组可以使用嵌套映射，我相信类似的方法可以解决多维数组，但它会变得非常混乱。
所以我的问题是，
(1) 上述是否正确，从某种意义上说，形式的操作mda[x][y][z]将返回与 SV 代码相同的预期值？
(2) 有没有更好、更清洁的方法？
arrays - SystemVerilog 中对整数类型的索引操作有什么作用？
我正在尝试将一些 SystemVerilog 代码移植到 C++/SystemC，并且有点卡在我看到奇怪数组索引的几行上。这是我所看到的简化版本。
现在，在我移植此代码后，我得到了一些我完全理解的编译器错误，因为原始代码对我来说看起来并不完全正确。在 if 语句的第一行，它看起来像是试图用布尔值索引一个整数类型。在第二个中，它看起来像是试图用枚举值索引一个整数类型。然而，这段代码显然有效。有人可以解释它在做什么吗？
system-verilog - SystemVerilog 将函数作为参数传递
是否可以在 SystemVerilog 中将函数作为参数传递？
尽管它不起作用，但该代码有望演示。有什么帮助吗？谢谢。
system-verilog - 错误 (10170)：alarm_clock.v(133) 附近文本“和”处的 Verilog HDL 语法错误；期待“）”
我不断收到这个错误，我尝试了各种方法来修复它，但它对我没有帮助。
我希望有人能在这方面帮助我。
有问题的代码片段如下：
system-verilog - SystemVerilog fork/join w/“run()”类型函数和 SystemC
我正在尝试将内存控制器的 SystemVerilog 模型移植到 SystemC，并且想知道run()用 fork 生成并加入 SystemC 的转换类型函数（即使用执行连续处理的永久循环）的最佳方法是什么。这些run()函数通常在模拟开始时生成。我的困惑是 SystemC 确实支持生成线程、fork 和 join，但我相信该语言的目的是SC_THREAD提供这种功能。有没有人有足够的两种语言经验来发表评论？
注意：我认为这个问题更多地与惯例有关，而不是技术上正确或错误的解决方案。可能它可以通过不止一种方式完成。
system-verilog - 从systemverilog中的函数返回队列
我无法编译此代码：
是否可以从函数返回队列？
system-verilog - 为什么我不能在 SystemVerilog 的逻辑中存储 16 位？！
我目前在尝试将来自模块输入的 16 位数字存储到我的逻辑变量之一时遇到问题。当我在测试台上将所有位设置为高时，我得到一个值：0000000000000001。希望您能提供帮助！PS：对不起，不知道如何在这里插入代码......
我的代码如下所示：